门级建模就是将逻辑电路图用HDL规定的文本语言表示出来,即调用Verilog语言中内置的基本门级元件描述逻辑图中的元件以及元件之间的连接关系. Verilog语言内置了12个基本门级元件模型,如下表所示.门级元件的输出.输入必须为线网类型的变量. 1.多输入门 and.nand.or.nor.xor和xnor是具有多个输入的逻辑门,它们的共同特点是:只允许有一个输出,但可以有多个输入.and的一般调用格式为: and A1(out, in1, in2, in3); 其中,调用名A1可以省略.na…