1. 最近调试自己板子上LCD1602的时候,看下测试的时序图,因为下面的时序图导致LCD1602无法显示,下面的时序图是有问题的,E的上升沿和下降沿的时候,RW需要低电平 对比下淘宝上买的可以显示的开发板的时序图,区别就在于RW的时序上 然后看下网上标准的LCD1602的时序图,发现在E的上升沿和下降沿都需要RW是低电平的 那么正确的时序图应该是下面(按照标准的时序如图3),当然另外一种办法就是RW一直是低电平(如图2) 2. 看下自己板子原理图,SN74LVC14是反相器,SN74LVC1G…
1. 本次使用5509芯片的EMIF接口,先看下硬件的接口 LCD1602接口  RS(高电平1数据寄存器,低电平0指令寄存器) 接A2接口 LCD1602接口  RW(高电平读,低电平写) 接 AWE(异步写引脚,当5509要对外部写的时候,驱动该引脚低电平) LCD1602接口  E/CS (片选信号,低电平有效) 接CS_LCD1 LCD1602接口 D0-D7 (片选信号,低电平有效) 接D0-D7 2. 看下下面的图,SN74LVC14是六路施密特触发器反相器,作用就是使输出电平稳定,…
http://www.amobbs.com/thread-4301955-1-1.html *此处只摘录部分内容,详细内容请关注原贴. 这就是电路,细心的朋友会发现实物图中有几个贴片的阻容件,秘密就在这里,利用电容的记忆效应,把并行的数据转为串行.(原文件名:2wire_1602.PNG) 示范程序很简单,不用多注释应该都能看懂.作为演示用途,其中有些长时间延时没有没有使用定时器,在多任务系统中当然要用定时中断来代替了. //         Drive a LCD1602 with 2 wir…
OV(豪威科技)已经被中国财团收购.这个昔日的大佬,最终走下神坛. 关于OVsensor的资料包括,OV7725的简介(OmniVsion_OV7725),OV7725的数据手册(OV7725_Datasheet),OV7725 SCCB的接口时序(OmniVision Serial Camera Control Bus (SCCB) Functional Specification),OV7725 寄存器配置手册(OV7725 Camera Module Software Applicatio…
前言 在我的工作中,用的最多的就是时序图了.可能由于工作的原因,我也是最喜欢画时序图了,很清楚,很明了,什么时候发送什么消息,到达什么状态,一下子就展示在你的脑海里,对于消息驱动的程序来说,是再好不过的了. 时序图简介 首先,时序图用来表示用例中的行为顺序,当执行一个用例行为时,顺序图中的每条消息对应了一个类操作或者状态机中引起转换的事件: 其次,时序图展示对象之间的交互,这些交互是指在场景或用例的事件流中发生的.时序图属于动态建模: 最后,时序图的重点在消息序列上,也就是说,描述消息是如何在对…
前言 在我的工作中,用的最多的就是时序图了.可能由于工作的原因,我也是最喜欢画时序图了,很清楚,很明了,什么时候发送什么消息,到达什么状态,一下子就展示在你的脑海里,对于消息驱动的程序来说,是再好不过的了. 时序图简介 首先,时序图用来表示用例中的行为顺序,当执行一个用例行为时,顺序图中的每条消息对应了一个类操作或者状态机中引起转换的事件:其次,时序图展示对象之间的交互,这些交互是指在场景或用例的事件流中发生的.时序图属于动态建模:最后,时序图的重点在消息序列上,也就是说,描述消息是如何在对象间…
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Astah制作UML图--详解 时序图的制作 开篇语: 本文为光荣之路原创文章,欢迎转载,但请注明出处. 做测试的难免看到开发画出各种设计图,都很羡慕,比如: 帅么,漂亮么,其实我们测试人员也可以轻松搞定这样的图哦哦哦~~~~~ 一.UML简介: UML是Unified Modeling Language 统一建模语言, UML被应用到面向对象的问题的解决上,提供了分析师,设计师和程序员之间在软件设计时的通用语言. UML的九种建模图:用例图,类图,对象图,顺序图,协作图,状态图,活动图,组件图…
SPI,是英语Serial Peripheral Interface的缩写,顾名思义就是串行外围设备接口.SPI,是一种高速的,全双工,同步的通信总线,并且在芯片的管脚上只占用四根线,节约了芯片的管脚,同时为PCB的布局上节省空间,提供方便,正是出于这种简单易用的特性,现在越来越多的芯片集成了这种通信协议.SPI是一个环形总线结构,由ss(cs).sck.sdi.sdo构成,其时序其实很简单,主要是在sck的控制下,两个双向移位寄存器进行数据交换. 0101010 1010101 0 0----…
git flow sequence md link: git branching model master->master branch: use default branch Note right of master branch: lock for merging master branch->develop branch: create then lock Note right of develop branch: lock for merging develop branch->…