FPGA DDR3调试 Spartan6 FPGA芯片中集成了MCB硬核,它可以支持到DDR3.在Xilinx的开发工具Xilinx ISE中提供了MIG IP核,设计者可以用它来直接生成 DDR3 控制器设计模块,并通过 MIG 的 GUI 图形界面完成相关配置. 首先,建立ISE工程,并添加MIG IP核, 接下来进行MIG IP核配置,这里列出主要的部分, 这里选择DDR的类型,并选择使用Spartan6的哪一个bank,一般选择左边的bank, 这里设置DDR3的时钟频率以及DDR3的设

图中虚线是自动跳转,实线是通过发送命令才能跳转的. 下面是框中对应的命令. ACT = ACTIVATE MPR = Multipurpose register MRS = Mode register set PDE = Power-down entry PDX = Power-down exit PREA = PRECHARGE ALL PRE = PRECHARGE READ = RD, RDS4, RDS8 ZQCL = ZQ LONG CALIBRATION REF = REFRESH

1.前言 DDR的全称为Double Data Rate SDRAM,也就是双倍速率的SDRAM,SDRAM在一个CLK周期传输一次数据,而DDR在一个CLK周期传输两次数据,分别在上升沿和下降沿各传输一次数据,该概念称为预取,在描述DDR速度的时候一般使用MT/S单位,也就是每秒多少兆次数据传输. 2.DDR结构框图 接下来将以Micro的DDR3L芯片MT41K256M16进行结构框图的介绍,该芯片是一款512MB的DDR3L内存芯片,框图如下所示: 接下来对上面给出的框架图各个标号进行简单

作者:一博科技 DDR SDRAM全称为Double Data Rate SDRAM,中文名为"双倍数据率SDRAM".DDR是在原有的SDRAM的基础上改进而来,严格的说DDR应该叫DDR SDRAM,人们习惯称为DDR.说到这里,很多人可能会问SDRAM.DRAM.SRAM或者RAM.ROM到底是什么鬼,怎么区别的?小编还是来简单普及下关于存储的基础知识吧.ROM和RAM指的都是半导体存储器,ROM是只读存储器(Read-Only Memory)的简称,是一种只能读出事先所存数据的

随着智能机的发展,DDR内存容量越来越大,bank数量越来越多,功耗也越来越大.在不需要的时候关闭部分bank,或者降低自刷新频率,或者进入深度低功耗模式.有三种DDR技术用来降低功耗: PASR(Partial Array Self-Refresh),根据内存使用情况,调整内存位置,尽量空闲更多bank,选择关闭,以达到节省功耗的目的. TCSR(Temperature Compensated Self-Refresh),在不同的温度下,DDR需要不同的刷新率.根据温度调整自刷新频率以达到节省

先看下micron公司对DDR3命名的规则: 在设置xilinx ISE中的DDR时 在选择芯片时,不清楚该怎么选择. 请教汤工,给出的答案是Speed等级高的可以兼容等级低的芯片,个在实验之中用的是-125的速度等级,所以在 -125.-15E和-187E都可以选择. 图3 同样从Datasheet上也得到了这样的结论,注意Notes的说明,但是我还有点不明白的是,他们在延时上有什么关系. MRS (mode register set) 模式寄存器共有4个,分别为Mode Register 0

一:SDRAM SDRAM(Synchronous Dynamic Random Access Memory),同步动态随机存储器,同步是指 Memory工作需要同步时钟,内部的命令的发送与数据的传输都以它为基准:动态是指需要不断的刷新来保证数据不丢失:随机是指数据不是线性依次存储,而是自由指定地址进行数据读写. SDRAM的一些参数: (1)容量.SDRAM的容量经常用XX存储单元×X体×每个存储单元的位数来表示.例如某SDRAM芯片的容量为4M×4×8bit,表明该存储器芯片的容量为16 M

RAM:由字面意思就可以理解,SDRAM SRAM DRAM(下面蓝色字体的这几种)都可以统称RAM,random access memory(随机存取存储器)的缩写,下面是51hei.com为大家整理的目前所有的存储器的区别.SRAM:静态随机存储器,就是它不需要刷新电路,不像动态随机存储器那样,每隔一段时间就要刷新一次数据.但是他集成度比较低,不适合做容量大的内存,一般是用在处理器的缓存里面.像S3C2440的ARM9处理器里面就有4K的SRAM用来做CPU启动时用的.DRAM,动态随机存取

—— 远航路上ing 整理于 博客园.转载请标明出处. 在上节建立完工程之后,要想明确DDR IP的使用细节,最好是做仿真.然后参考仿真来控制IP 核. 仿真的建立: 1.在IP核内的以下路径找到以下三个文件加入并设置为仅仅仿真.这三个文件的作用是作为外部监视和仿真头文件(test_mem_ctrl). 2.在IP核内部的以下路径内将以下两个文件加入到工程里,设置为仅仅仿真.这两个文件的作用是模拟外部DDR器件,并存储数据. . 3.加入之后,基本就是下图这样的了. 4.然后建立仿真工程.并调用

DDR3的IP核的使用相当重要,尤其是对视频处理方面. 下面接收DDR3 的IP 核的生成步骤. 1. 选择DDR IP核的生成路径.名字以及哪种语言之后就可以设置DDR IP 的参数了. 2.选择存储大小,可以选择1G.2G.4G或custom. 操作时钟选择(如果速度等级为8,则就没得选择只有跑到300M). Memory Type 选择on_board_memory,就是焊接在板子上的DDR 芯片.memory data bus size 定义了数据总线的宽度. configuration

前面已经详细介绍了从PL端如何用AXI总线去控制DDR的读写,并且从AXI_BRESP的返回值来看,我们也是成功写入了的.但是没有通过别的方式来验证写入的数据的话,总是感觉差了点什么. 今天试了一把从PS端直接读取DDR里面的数据,刚好跟PL端写入的一样,这下可以放心的认为我们写入成功了. 还是跟前面说的一样,在SDK里面使用hello world的模版就可以了. 准备工作:(这部分参考了[ZYNQ-7000开发之六]使用PS控制DDR3的读写) 1.DDR3的地址 在mem_demo_bsp-

上一节说到了DDR寻址的问题,如下图: 从官方文档上我们看到了DDR的地址是从0008_0000开始的,那么我们开始修改Xilinx给我们提供的IP核代码.其实很简单,上一节已经分析了地址停留在0000_1000的原因,现在我们只需要把write_burst_counter的位宽变大就可以了. 从上表看到地址范围由全0到全1,计算一下就知道需要的宽度为27,即 C_NO_BURSTS_REQ = 26; 重新打包IP核,生成比特流.开始调试 由于从0003_0000开始的地址是保留位,理论上来说

有了前面的一堆铺垫.现在终于开始正式准备读写DDR了,开发环境:VIVADO2014.2 + SDK. 一.首先要想在PL端通过AXI去控制DDR,我们必须要有一个AXI master,由于是测试,就不自己写了,直接用package IP生成,方法如下: 1.选择package IP工具 2.创建新的AXI外设 3.接口类型选择Full,模式选择master,如果你不关心里面的详细实现过程,那么直接finish就好了.(后面我们会继续分析里面的过程) 二.创建好了IP,自然要加入到IP库里,如图

PS-PL之间的AXI 接口分为三种:• 通用 AXI(General Purpose AXI) — 一条 32 位数据总线,适合 PL 和 PS 之间的中低速通信.接口是透传的不带缓冲.总共有四个通用接口:两个 PS 做主机,另两个 PL 做主机.• 加速器一致性端口(Accelerator Coherency Port) — 在 PL 和 APU 内的 SCU之间的单个异步连接,总线宽度为 64 位.这个端口用来实现 APU cache 和 PL的单元之间的一致性.PL 是做主机的.• 高性

(1)发现IP是这样处理DDR的数据:上长沿采的数据放在低位,下降沿采的数据在高位 (2)对于视频的行场信号是在下降沿采集,再延时一拍才能与数据对齐.

DDR与SDRAM的最大区别:内部L-Bank的规格不同. SDRAM中的L-Bank存储单元的容量与芯片位宽相同, DDRAM中的存储单元的容量是芯片位宽的一倍. 所以一次的地址访问,可以进行2-Prefetch.内部的L-Bank一次传输2Nbit的数据,分为Nbit的数据传给复用器, 然后在DQS信号的控制下,每次分Nbit进行传输. 差分时钟,CK/CK#,其中的CK#并不能理解为第二个触发时钟,它起到的作用是校准CK的上下沿. (在CK上升沿快,下降沿慢的情况下,CK#则是上升沿慢,下

1.uboot阶段Flash的分区 (1)所谓分区,就是说对Flash进行分块管理.(2)PC机等产品中,因为大家都是在操作系统下使用硬盘的,整个硬盘由操作系统统一管理,操作系统会使用文件系统帮我们管理硬盘空间.(管理保证了文件之间不会互相堆叠),于是乎使用者不用自己太过在意分区问题.(3)在uboot中是没有操作系统的,因此我们对Flash(相当于硬盘)的管理必须事先使用分区界定(实际上在uboot中和kernel中都有个分区表,分区表就是我们在做系统移植时对Flash的整体管理分配方法).有

之前的项目和培训中,都只用到了AXI-Lite或者AXI-Stream,对于AXI-FULL知之甚少,主要是每次一看到那么多接口信号就望而却步了. 现在为了调试DDR,痛下决心要把AXI-FULL弄懂. 前面已经介绍了基本的接口信号,本文主要是总结一下使用AXI-FULL调试的过程. 首先想到的是用RAM IP核来测试,方法是通过AXI接口向RAM写入一组数据并读出,看起来很简单,然而试了好久都没能出结果.如下图所示,其实AXI RAM就是在本地RAM接口的基础上套了一个AXI的壳 在使用mod

看了一段时间的DDR手册,感觉大体有一点了解了,想要实际上板调试,然而实验室可用的开发板不多,拿了一块zynq板看了看,DDR确实有,但是已经集成了控制器,而且控制器还放到了PS端,PL只能通过AXI接口访问.     无奈另外两块开发板也这样,索性就用AXI去控制吧,正好还能再复习一遍AXI. 先简单介绍一下zynq,其全称是ZedBoard Zynq Evaluation and Development Kit  , FPGA芯片型号为xc7z020clg484-1. 片内包含一个丰富特性的

DDR内存现在渐渐成为内存市场中新的宠儿,因其合理的性价比从其诞生以来一直受到人们热烈的期望,希望这一新的内存产品全面提升系统的处理速度和带宽,就连对Rambus抱有无限希望的Intel公司也向外界宣布将以最快的速度生产支持DDR内存的新一代P4系统.不难看出,DDR真的是大势所趋. DDR是Double Data Rate SDRAM的缩写(双倍数据速率).DDR SDRAM内存技术是从主流的PC66,PC100,PC133 SDRAM技术发展而来.这一新技术使新一代的高性能计算机系统成为可能

DDR采用一个周期来回传递一次数据,因此传输在同时间加倍,因此就像工作在两倍的工作频率一样.为了直观,以等效的方式命名,因此命名为DDR 200 266 333 400. DDR2尽管工作频率没有变化,数据传输位宽由DDR的2bit变为4bit,那么同时间传递数据是DDR的两倍,因此也用等效频率命名,分别为DDR2 400 533 667 800. DDR3内存也没有增加工作频率,继续提升数据传输位宽变为8bit,为DDR2两倍,因此也在同样工作频率下达到更高带宽,因此用等效方式命名DDR3 8