[转载自 SI-list[中国]http://mp.weixin.qq.com/s/qsdfzQwIVjvwHXuCdvrPXA ] 本篇对2017年初版Cadence的全套所有EDA工具的技术特性特点做一深入的分析,并与EDA其它主流厂商的对应工具进行比较.也为在校学习集成电路设计的学生们做一简单的科普,因为在学校学到的东西与在商业上做实际芯片设计是有很大区别的. 先来回答一个在国内经常被问到的问题:为何大部分EDA工具都是使用Linux平台而不是普通的Windows平台?这其实很好理解,因为

在电力电子变流器设备中,常常需要计算发电量,由于电力电子变流器设备一般是高频变流设备,所以发电量的计算几乎时实时功率的积分,此时就会用到一个积分模块.发电量计算的公式如下:Q=∫P. FPGA由于其并行处理的运算方式,使其在电力电子领域的应用越来越广泛,有专家断言,DSP能做的事情,FPGA都可以做. 此外,MATLAB2016bb在图形化设计算法自动生成代码上做了大量优化,使算法开发的时间大大缩小,下面共享一个基于MATLAB2016b图形化设计自动生成Verilog语言的积分模块及其应用.

一.前言 初入职场,一直忙着熟悉工作,就没什么时间更新博客.今天受“利奇马”的影响,只好宅在家中,写写技术文章.芯片设计规模日益庞大,编写脚本成了芯片开发人员必要的软技能.模块端口动不动就几十上百个,手动编写代码伤不起.实现verilog模块例化模板的自动生成也算是我自砸饭碗的第一步了O(∩_∩)O! 二.代码设计 要自动生成模块例化模板总共分三步:1 打开设计文件,读取内容 2 正则匹配 3 打开指定上层文件,写入例化模板.涉及到的知识点主要有文件读写和正则匹配.该脚本分别用两个表达式匹配模块

USB2.0IP设计 最近,在学习USB2.0IP的设计,其中包含了CRC校验码的内容,之前学习千兆以太网曾经用到过CRC32校验(https://www.cnblogs.com/Xwangzi66/p/14185143.html),CRC详细原理可见括号的链接,今天则从怎么用工具快速生成Verilog代码的角度介绍. 一 确定CRC5的多项式 G(X)= X^5 + X^2 + 1,输入数据的位宽为11bit,即CRC5中的输入信号[10:0]data_i. 二 在线网页生成CRC5的Veri

前言 手动例化又慢又容易出错,孩子老犯错怎么办? 当然是脚本一劳永逸. 流程 (1)在vscode中安装如下插件. (2)在电脑中安装python3以上的环境. 下载地址:https://www.python.org/downloads/release/python-373/ 安装记得一定要勾选添加路径,记得管理员安装.重启你的电脑. 在cmd窗口输入python即可验证是否安装成功! (3)安装chardet.为确保插件可用,这个需要安装. 参考链接:https://blog.csdn.net

生成块可以动态的生成Verilog代码.可以用于对矢量中的多个位进行重复操作.多个模块的实例引用的重复操作.根据参数确定程序中是否包含某段代码.生成语句可以控制变量的声明.任务和函数的调用.还能对实例引用进行全面的控制.在编程时,应用关键字generate_endgenerate来说明生成的实例范围. 生成实例可以是一下的以下一种或多种类型: 1)模块 :  2)用户定语原语 : 3)门级原语 :  4)连续赋值语句:   5)initial 和 always 块. 生成实例中语序的数据类型:

1 前言 (1)    什么是CRC校验? CRC即循环冗余校验码:是数据通信领域中最常用的一种查错校验码,其特征是信息字段和校验字段的长度可以任意选定.循环冗余检查(CRC)是一种数据传输检错功能,对数据进行多项式计算,并将得到的结果附在帧的后面,接收设备也执行类似的算法,以保证数据传输的正确性和完整性. LFSR计算CRC,可以用多项式G(x)表示,G(x) = X16+X12+X5+1模型可如下图所示. (2)    校验原理 其根本思想就是先在要发送的帧后面附加一个数(这个就是用来校验的

作者:桂. 时间:2018-05-10  2018-05-10  21:03:44 链接:http://www.cnblogs.com/xingshansi/p/9021919.html 前言 主要记录常用的基本模块. Xilinx 常用模块汇总(verilog)[01] Xilinx 常用模块汇总(verilog)[02] 一.模块汇总 17- 自相关操作xcorr 实现思路主要参考:工程应用中的自相关操作,根据推导可以看出,自相关操作涉及的基本操作有:复数相乘.递归[自回归,IIR等都需要该

https://mp.weixin.qq.com/s/ie0R3v60IcrI6beTXHrgSg   基于Intellj IDEA+Scala插件模式开发   因为Chisel内嵌于Scala,所以Chisel3的项目实际上是Scala的项目,构建使用sbt. 下面使用官方网站上面的例子Adder,创建第一个项目,并转换成Verilog语言的实现.   一. 创建一个基于Scala的项目 ​​   选择项目的存储位置,JDK, sbt和Scala的版本.版本之所以重要,是因为版本之间的差异很大

xapp1151_Param_CAM模块安装 所需生成模块 TCAM CAM 下载链接 赛灵思技术支持网站:http://www.xilinx.com/support.html 并在网页中搜索xapp1151,下载xapp1151_Param_CAM.zip,如下图所示 安装过程 1.在任意一个目录下,解压xapp1151_Param_CAM.zip unzip xapp1151_Param_CAM.zip 并将reference_router_nf1_cml文件下的patches文件夹复制到刚

前言 本文主要讲解了使用Vivado HLS设计简单C语言的二选一选择器算法的硬件HLS开发的全流程,包括工程创建-算法验证和仿真-算法综合-RTL仿真-IP封装等步骤. 参考网站: http://blog.chinaaet.com/cuter521/p/36069 http://blog.chinaaet.com/cuter521/p/36119 公司想要将立体匹配的算法进行硬件实现,无奈本人硬件小白一枚,看了基于verilog硬件实现的相关文档之后还是找不到感觉,其实FPGA进行硬件实现功能

Altera SOPC嵌入式系统设计教程 第1章 概述 SOPC(System On Programmable Chip,可编程的片上系统)是Altera公司提出来的一种灵活.高效的SOC解决方案.它将处理器.存储器.I/O口.LVDS.CDR等系统设计需要的功能模块集成到一个可编程器件上,构成一个可编程的片上系统. 1.1 SOPC及其技术 现今,可将SOPC视为是基于FPGA解决方案的SOC.与ASIC的SOC解决方案相比,SOPC系统及其开发技术具有更多的特色,也有多种途径可构成SOPC方

内容为书中第5章 条件语句 条件语句必须在过程块语句中使用.所谓过程块语句是指由 initial 和 always 语句引导的执行语句集合.除这两种块语句引导的begin_end块中可以编写条件语句外,模块中的其他地方都不能编写. if 后面的表达式的结果若为0 ,x ,z 则按“假”处理:只有当为“1”时,按“真”处理. case语句 case语句通常用于微处理器的指令译码. 一般表示形式:    1.  case(表达式)   <case分支项>   endcase 2. casez(表达

今天摸索了一下hdl coder的使用方法,各个步骤主要是照猫画虎,有些地方还是不理解,先总结一下: 1.要想调用quartus或者Xilinx综合布局布线需要先设置,设置的方法有两种,命令窗口输入 hdlsetuptoolpath('ToolName', 'Altera Quartus II', ... 'ToolPath', 'D:\altera\10.1\quartus\bin\quartus.exe');或者在matlab安装目录下找到toolbox\local新建一个startup.m

1 What is Chisel?      Chisel(Constructing Hardware In a Scala Embedded Language)是一种嵌入在高级编程语言Scala的硬件构建语言. Chisel是由伯克利大学发布的一种开源硬件构建语言,建立在Scala语言之上,是Scala特定领域语言的一个应用,具有高度参数化的生成器(highly parameterized generators),可以支持高级硬件设计. Chisel实际上只是一些特殊的类定义,预定义对象的集合

使用perl读取Excel 环境 windows 7 ActiveState Perl Win32::OLE[perl package] 基本功能 循环处理多个sheet 读取Excel单元,提取interface信息 格式化标准输出 格式化写入文件 解析结果 Perl代码 #!/usr/bin/perl -w use strict; use Win32::OLE qw(in with); use Win32::OLE::Const 'Microsoft Excel'; ############

总所周知,FPGA极其不擅长复杂算法的运算,但是如果项目中又涉及一些高级算法的实现,在没有可封装IP核调用的形式下,我们应该如何进行程序开发呢?今夕已经是2020年,我们一味依赖于用verilog写代码无异于用汇编写程序,这种方式无异于古时钻木取火的原始时代.如今用Matlab联调FPGA,基于simulink的Hdl Coder模块搭建算法模型,再自动生成代码才是高阶有效的终极玩法.尤其在一些信号处理领域,掌握Matlab联调FPGA的技术更是必备技能. 下面以卡尔曼滤波为例,具体讲述如何基于

https://mp.weixin.qq.com/s/7C8ZmPpwAqFqyKjL9K40Fg   介绍util中定义的注解(Annotations).   ​​   1. Annotation   注解提供一些信息,供后续阶段使用. 之前在使用chisel生成verilog的时候,会同时生成后缀为".anno.json"的文件,里面存放的即是注释信息.   2. SRAMAnnotation   ​​ 注释SRAM的信息,包括:地址宽度.名称.数据宽度.深度.描述信息.写掩码颗粒

https://mp.weixin.qq.com/s/7N3avTxTd2ZUnAcKg4w3Ig   D触发器对边沿敏感,只有当相应的边沿出现时,才会触发D的值传播到输出Q.   ​​ 引自:https://www.cnblogs.com/IClearner/p/6443539.html   参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/sequential/ff/DFlipFlop.java  

  这里的实现,先把符号位取出来,使用两个正数相乘,然后在把符号加到乘积上.   参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/operator/arithmetic/MulC2.java     1.创建MulC2.java, 并生成构造方法和logic()方法 略   2. 根据逻辑原理图,添加输入输出线 ​​   3. 在构造方法中搜集输入输出线并调用construct()方法 ​​   4.

  这里实现最原始的阵列乘法,逐位相乘然后加到一起.   参考链接 https://github.com/wjcdx/jchdl/blob/edcc3e098d4f1cb21677e86e87a1147db31ed2a9/src/org/jchdl/model/gsl/operator/arithmetic/Mul.java     1.创建Mul.java, 并生成构造方法和logic()方法 略   2. 根据逻辑原理图,添加输入输出线 ​​   3. 在构造方法中搜集输入输出线并调用con