今天在将SRIO的数据存入FIFO后,然后把FIFO中的数据不断送入FFT进行运算时,对于几个控制信号总产生问题.所以单独对FIFO进行了仿真.原来感觉FIFO的几个参数端口一目了然啊,还需要什么深入了解吗,在实验发生问题才知道当时的想法多么幼稚啊. 下面对xilixn FIFO核进行下简单说明,配上仿真时序图和源代码,描述的还是比较清晰的.希望对和我一样刚接触FPGA不久的同学能有一点点帮助^_^ 这个仿真的功能是要实现向FIFO256存入1到256个数,再将1-256读出.注意这里选的是FU

Modelsim se仿真Xilinx IPcore 方法:先写好do文件常规框架,根据modelsim报错再添加ise IP核库仿真文件.注:记得添加并仿真glbl.v全局控制仿真文件到sim/ise_lib下 步骤: 查看modelsim提示的错误信息:Error:./../ise_prj/ipcore_dir/sync_fifo_8x256.v(493):Module’FIFO_GENERATOR_V9_3’is not defined 找到ise安装路径:在快捷键上右键-属性-打开文件位

也许很多人知道xilinx ip core 中的fifo可以配成standard 模式和FWFT模式,并知道两者的区别是:standard模式下,当rd为高时,fifo会延时一个时钟输出数据(时序逻辑):而在FWFT模式下,当rd为高时,fifo不需要延时一个时钟,而是直接马上输出数据(组合逻辑).但是,很多人可能不知道在FWFT模式下,full,empty和valid等标志信号是与standard模式中是不一样的.如上图,rd还是低时,valid已经拉高了,所以在FWFT模式下,不能直接用va

FWFT:First Word Fall Through的缩写,好像是Xilinx的说法,Altera对应的概念是Show-ahead synchronous(SASO).即数据在rdreq有效之前就有效了,rdreq作为一个应答(ACK).    需要注意的是当rdreq连续时,容易多读一个数据,所以读时需要对几乎空进行判读,在FIFO BFM的代码读任务里有如下代码:    if(fifo_rd_req==1'b1)    begin        fifo_rd_req <= #U_DLY

之前在使用Altera的三速以太网MAC IP的基础上,完成了UDP协议数据传输.此次为了将设计移植到xilinx FPGA上,需要用到xilinx的三速以太网MAC IP核,当然也可以自己用HDL编写,但必须对数据链路层协议有非常清晰的认识.以下是在使用xilinx 三速以太网MAC过程中的一些记录和总结. 在使用IP核传输数据之前要对MAC层功能有个了解.MAC层功能用一个词概括就是"成帧解帧",具体来讲TX方向对用户侧发送来的MAC帧添加前导码和帧尾校验和,对长度过短帧会在帧尾填

参考:http://www.xilinx.com/support/documentation/ip_documentation/axis_infrastructure_ip_suite/v1_1/pg085-axi4stream-infrastructure.pdf Component Name: 元件名字:该IP核生成后的模块名: FIFO Depth: FIFO深度:该设定为指定例化FIFO的深度.当FIFO的深度为16或者32时利用基于FIFO的LUTRAM,其他深度的FIFO将利用BLO

提示:本文的所有图片如果不清晰,请在浏览器的新建标签中打开或保存到本地打开 一.软件平台与硬件平台 软件平台: 操作系统:Windows 8.1 64-bit 开发套件:Vivado2015.4.2 硬件平台: 评估板:ZYNQ-7 ZC706 Evaluation Board 二.介绍 上篇文章的最后一小节已经对例子工程进行仿真并通过命令 log_wave –r /* 记录了所有信号的波形,这篇文章主要介绍RapidIO核的仿真以及包时序的分析. 调试SRIO核时必须对包在不同接口的传输过程有

一.RapidIO核概述 RapidIO核的设计标准来源于RapidIO Interconnect Specification rev2.2,它支持1x,2x和4x三种模式,每通道的速度支持1.25Gbaud,2.5Gbaud,3.125Gbaud,5.0Gbaud和6.25Gbaud五种. RapidIO核分为逻辑层(Logical Layer),缓冲(Buffer)和物理层(Physical Layer)三个部分.其中逻辑层(Logical Layer)支持发起方(Initiator)和目标

作者:桂. 时间:2018-05-10  2018-05-10  21:03:44 链接:http://www.cnblogs.com/xingshansi/p/9021919.html 前言 主要记录常用的基本模块. Xilinx 常用模块汇总(verilog)[01] Xilinx 常用模块汇总(verilog)[02] 一.模块汇总 17- 自相关操作xcorr 实现思路主要参考:工程应用中的自相关操作,根据推导可以看出,自相关操作涉及的基本操作有:复数相乘.递归[自回归,IIR等都需要该

使用FIFO积累 FIFO是在FPGA设计中使用的非常频繁,也是影响FPGA设计代码稳定性以及效率等得关键因素.我总结一下我在使用FIFO过程中的一些心得,与大家分享.         我本人是做有线通信的,所做的设计中大量的使用到FIFO,用于报文的缓存.我经常使用一个FIFO存报文内容,另一个FIFO存报文的长度,两者配合使用.         在数据连续读取时,为了能不间断的读出数据而又不导致FIFO为空后还错误的读出数据.可以将FIFO的Empty和Almost_empty以及读使能配合

PCIE_DMA实例四:xapp1052在Xilinx 7系列(KC705/VC709)FPGA上的移植 一:前言 这段时间有个朋友加微信请求帮忙调试一块PCIe采集卡.该采集卡使用xilinx xc7k410t做控制器,上位机为XP系统,原有的驱动和测试软件都是基于xapp1052写的.众所周知,Xilinx升级到7系列后,原来的pcie ip核trn接口统统转换成了axis接口,这可愁坏了之前用xapp1052的朋友,一下子不好用了,如何把xapp1052移植到K7系列FPGA上,貌似很有市

转自https://www.cnblogs.com/liujinggang/p/10123498.html 一.软件平台与硬件平台 软件平台: 操作系统:Windows 8.1 64-bit 开发套件:Vivado2015.4.2 硬件平台: 评估板:ZYNQ-7 ZC706 Evaluation Board 二.介绍 上篇文章的最后一小节已经对例子工程进行仿真并通过命令 log_wave –r /* 记录了所有信号的波形,这篇文章主要介绍RapidIO核的仿真以及包时序的分析. 调试SRIO核

转自https://www.cnblogs.com/liujinggang/p/10072115.html 一.RapidIO核概述 RapidIO核的设计标准来源于RapidIO Interconnect Specification rev2.2,它支持1x,2x和4x三种模式,每通道的速度支持1.25Gbaud,2.5Gbaud,3.125Gbaud,5.0Gbaud和6.25Gbaud五种. RapidIO核分为逻辑层(Logical Layer),缓冲(Buffer)和物理层(Physi

版权声明:本文为博主原创文章,未经博主允许不得转载. https://blog.csdn.net/u010161493/article/details/77658599   目录(?)[+]   之前用serdes一直都是跑的比较低速的应用,3.125Gbps,按照官方文档一步一步来都没出过什么问题,这次想验证一下K7系列GTX最高线速8Gbps,看看xilinx的FPGA是不是如官方文档所说. GTX速度到底可以跑到多少 关于器件速度的问题首先找到 ds182->Kintex-7 FPGAs

AXI4 STREAM DATA FIFO是输入输出接口均为AXIS接口的数据缓存器,和其他fifo一样是先进先出形式.可以在跨时钟域的应用中用于数据缓冲,避免亚稳态出现.支持数据的分割和数据拼接.在使用该IP核之前,我们应该熟悉该IP核的各种参数设定的含义.  上图则是该IP核的参数设定界面(开发环境为VIVADO2015.1),点击左上角的Documentation,下拉框中选择Product Guide,打开该IP核的说明文档. 链接如下: http://www.xilinx.com/su

本篇笔记中的代码来自:米联科技的教程“第三季第一篇的DMA_LOOP环路测试” 硬件的连接如下图所示: 图:DMA Loop Block Design 橘色的线就是DMA加FIFO组成的一个LOOP循环,红色圈圈是AXI_LITE的控制和两个读写完成的中断. 米联科技教程提供的该测试代码文件是以下四个,我删除了其中关于OLED的部分. 图:DMA Loop 测试源码结构  1.重要的结构体 1.1.中断设备:static XScuGic Intc; //GIC 在main.c文件中,sataic

1 Overview 与传统的并行实现方法相比,基于串行I/O的设计具有很多优势,包括:器件引脚数较少.降低了板空间要求.印刷电路板(PCB)层数较少.可以轻松实现PCB设计.连接器较小.电磁干扰降低并具有较好的抗噪能力. 2 高速串行通信中用到的技术 2.1多重相位 高速的秘密在于多重相位技术.所谓多重相位,就是在一个时钟的不同相位提取数据,例如,由锁相环产生多个不同相位的同源时钟,相位分别为 0°.90°.180°.270°,使用这几个时钟分别对串行数据流进行采样,再经零相位时钟同步,最后转

很多人用zynq平台做视频图像开发,但是对vdma了解比较少,上手起来稍微有些困难,我针对这一现象,做了一个基于vivado和modelsim的仿真和应用测试工程,并写篇文章做些介绍,希望能对大家有帮助. 一:xilinx vdma IP例化以及接口介绍 上面图片就是在vivado2015.4中例化vdma的界面,首先对参数做些介绍: Frame Buffers :选择vdma缓存几帧图像,这里默认是写通道和读通道都设置相同的缓存帧数,具体设置多少帧合适一般根据应用来定,比如读写带宽相同,想用d

FPGA是什么?FPGA是现场可编程逻辑阵列,由可编程逻辑资源(LUT和 REG),可编程连线,可编程I/O构成.Xilinx的FPGA的基本结构是一样的,但随着半导体工艺的发展,FPGA的逻辑容量越来越丰富,速度更快,嵌入越来越多的硬核了,比如:ARM处理器,PCIe, ETHERNET等.在制程工艺上,Xilinx的7系列FPGA采用28 nm工艺,UltraScale采用20nm, UltraScale+ 采用16nm,每一代工艺的可用资源,比上一代就翻了一倍. 从架构而言,Xilinx

Xilinx 的高层次综合(High Level Synthesis, HLS)技术是将C/C++/SystemC软件语言转换成Verilog或VHDL硬件描述语言的技术.现已应用在SDAccel,SDSOC等工具中,使得软件工程师不要了解FPGA,也可以用FPGA来实现硬件加速.Xilinx 的HLS技术是收购了AutoESL或得的.HSL能够快速生成可实现硬件算法加速器所需要的HDL代码,而且提供完整的AXI接口,能直接插入Zynq SOC的PL. HLS是Xilinx公司推出的最新一代FP