jchdl - RTL
https://mp.weixin.qq.com/s/gNN2eiJnr9N02xdZVQceDQ
- 把物理的触发器提取为抽象的寄存器数据类型,简化了从触发器中存取值的操作。
- 把物理的门和开关原语的逻辑,提取为操作符号& | ~等,甚至常见的逻辑也提取为操作符号,如移位,相等判断等;把相关物理模块之间的逻辑联系,转换为寄存器之间值的运算和操作关系;
- 支持的数据类型有bit/bits/reg;
- 支持Verilog提供的一部分操作符;
- 支持Verilog的posedge/negedge和changing事件;
- 支持Verilog的assign/always代码块;
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