Verilog代码规范(持续更新)
1.输入输出的定义,看起来整齐
2.always、if或其他语句后begin写在同一行,这样可以避免begin占用过多的行,代码密度更大
3.end后面要有注释,以标明是哪个关键词的结束,除了endcase和endmodule不用
4.case语句下的分支要排列整齐
5.就算只有一行代码,都必须加上begin end
6.testbench的命名要为xxx_tb
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