IP核——RAM
一、Quartus
1.打开Quartus ii,点击Tools---MegaWizard Plug-In Manager
2.弹出创建页面,选择Creat a new custom megafunction variation,点Next
3.选择IP核,可以直接搜索ram,选择RAM:2-PORT,右上方选择器件型号,语言选成Verilog,再填写一下路径名字,点Next,后面就是参数设置了。
4.设置读写需要几个端口,深度计算按word还是bit。Next
5.设置深度,位宽,类型。Next
6.设置读写需要几个端口,深度计算按word还是bit,一般选word。Next
7.是否为输出添加一个寄存器(加了寄存器可以使RAM输出的数据更稳定)?本来ram的输出就是会慢1clk,勾选后又慢1clk,所以一般不勾选。Next
8.输出的是新数据还是老数据,一般是要新数据,所以I don't care就行。Next
9.是否添加初始化文件mif ? Next
10.告诉你此IP核的编译库是什么,Next
11.输出的文件列表,除了正常IP核,还可以选择例化文件,注意bb.v文件用不到,一般是不勾选的。之后点finish就生成IP核了。
二、ISE
1.创建ISE工程,IP核需要在ISE工程里面进行调用。点击Tools---Core Generator...
2.在新弹出来的界面中创建一个属于IP核的工程:file---new project,并填写文件存储位置和文件名称,一般为ipcore_dir文件夹,点击保存
3.弹出的Part处填写器件的系列、型号、封装以及速度等级,Generation处设置语言为Verilog,点击OK
4.点击文件夹,找到Memories & Storage Elements---RAMs & ROMs---Block Memory Generator,(也可以直接搜索)双击打开,进行参数设置
5.设置模块名称,Next
6.类型选择,一般选Single Dual RAM,该RAM为“a口负责写,b口负责读”,而对于真双口RAM来说,a和b都是可读可写。其他选项根据需要勾选。Next
7.RAM的位宽、深度、使能选择,Next
8.是否在B端添加一个寄存器(加了寄存器可以使RAM输出的数据更稳定)?本来ram的输出就慢1clk,勾选了又慢1clk,所以一般不勾选。是否需要初始化并加载初始化ceo文件,Next
9.是否对B口添加复位键,Next
10.总结页面,注意里面一句话:B口的读取有1clk的延迟,点击Generate即可生成RAM。大功告成!
三、单RAM读写操作(by威三学院FPGA教程)
本代码针对Quartus的RAM:2-PORT
//==========================================================================
// --- 名称 : ram_ctrl.v
// --- 作者 : xianyu_FPGA
// --- 日期 : 2019-06-23
// --- 描述 : 单个ram读写操作
//========================================================================== module ram_ctrl
//---------------------<端口声明>-------------------------------------------
(
input wire clk , //时钟,50Mhz
input wire rst_n , //复位,低电平有效
input wire [:] din , //写入的数据
output wire [:] dout //读出的数据
);
//---------------------<信号定义>-------------------------------------------
reg wr_en ; //写使能
reg [:] wr_addr ; //写地址
reg [:] rd_addr ; //读地址 //--------------------------------------------------------------------------
//-- ram例化
//--------------------------------------------------------------------------
ram_256x8 u_ram_256x8
(
.clock (clk ),
.wren (wr_en ),
.wraddress (wr_addr ),
.data (din ),
.rdaddress (rd_addr ),
.q (dout )
); //--------------------------------------------------------------------------
//-- 产生写使能
//--------------------------------------------------------------------------
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
wr_en <= 'b1;
else if(wr_addr=='d255)
wr_en <= 'b0;
else if(rd_addr=='d255)
wr_en <= 'b1;
end //--------------------------------------------------------------------------
//-- 产生写地址
//--------------------------------------------------------------------------
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
wr_addr <= 'd0;
else if(wr_en==)
wr_addr <= wr_addr+'d1;
else
wr_addr <= 'd0;
end //--------------------------------------------------------------------------
//-- 产生读地址
//--------------------------------------------------------------------------
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
rd_addr <= 'd0;
else if(wr_en==)
rd_addr <= rd_addr+'d1;
else
rd_addr <= 'd0;
end endmodule
四、双RAM乒乓操作(by威三学院FPGA教程)
RAM的简单读写比较简单,平常也用不太到,比较重要的是异步双口RAM实现乒乓操作。
本代码针对ise的Simple Dual PORT RAM
//==========================================================================
// --- 名称 : ram_pp.v
// --- 作者 : xianyu_FPGA
// --- 日期 : 2019-06-23
// --- 描述 : 异步双口ram乒乓操作
//========================================================================== module ram_pp
//---------------------<端口声明>-------------------------------------------
(
input wire clk , //时钟,50Mhz
input wire rst_n , //复位,低电平有效
input wire [:] din , //输入的数据
output wire [:] dout //输出的数据
);
//---------------------<信号定义>-------------------------------------------
//ram_a
reg wr_en_a ;
reg [:] wr_addr_a ;
reg [:] rd_addr_a ;
wire [:] dout_a ;
//ram_b
reg wr_en_b ;
reg [:] wr_addr_b ;
reg [:] rd_addr_b ;
wire [:] dout_b ;
//缓一拍
reg wr_en_a_r0 ; //--------------------------------------------------------------------------
//-- ip核例化
//--------------------------------------------------------------------------
//ram_a
ram_1024x8 u_ram_1024x8_a
(
.clka (clk ), // input clka
.wea (wr_en_a ), // input [0 : 0] wea
.addra (wr_addr_a ), // input [9 : 0] addra
.dina (din ), // input [7 : 0] dina
.clkb (clk ), // input clkb
.addrb (rd_addr_a ), // input [9 : 0] addrb
.doutb (dout_a ) // output [7 : 0] doutb
);
//ram_b
ram_1024x8 u_ram_1024x8_b
(
.clka (clk ), // input clka
.wea (wr_en_b ), // input [0 : 0] wea
.addra (wr_addr_b ), // input [9 : 0] addra
.dina (din ), // input [7 : 0] dina
.clkb (clk ), // input clkb
.addrb (rd_addr_b ), // input [9 : 0] addrb
.doutb (dout_b ) // output [7 : 0] doutb
); //--------------------------------------------------------------------------
//-- ram_a
//--------------------------------------------------------------------------
// 写使能
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
wr_en_a <= 'b1;
else if(rd_addr_a=='d1023)
wr_en_a <= 'b1;
else if(wr_addr_a=='d1023)
wr_en_a <= 'b0;
end // 写地址
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
wr_addr_a <= 'd0;
else if(wr_addr_a=='d1023)
wr_addr_a <= 'd0;
else if(wr_en_a=='b1)
wr_addr_a <= wr_addr_a + 'b1;
end // 读地址
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
rd_addr_a <= 'd0;
else if(rd_addr_a=='d1023)
rd_addr_a <= 'd0;
else if(wr_en_a=='b0)
rd_addr_a <= rd_addr_a + 'b1;
end //--------------------------------------------------------------------------
//-- ram_b
//--------------------------------------------------------------------------
// 写使能
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
wr_en_b <= 'b0;
else if(wr_addr_a=='d1023) //关键之处!!!
wr_en_b <= 'b1;
else if(wr_addr_b=='d1023)
wr_en_b <= 'b0;
end // 写地址
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
wr_addr_b <= 'd0;
else if(wr_addr_b=='d1023)
wr_addr_b <= 'd0;
else if(wr_en_b=='b1)
wr_addr_b <= wr_addr_b + 'b1;
end // 读地址
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
rd_addr_b <= 'd0;
else if(rd_addr_b=='d1023)
rd_addr_b <= 'd0;
else if(wr_en_b=='b0)
rd_addr_b <= rd_addr_b + 'b1;
end //--------------------------------------------------------------------------
//-- wr_en_a缓一拍时序才对齐
//--------------------------------------------------------------------------
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
wr_en_a_r0 <= ;
else
wr_en_a_r0 <= wr_en_a;
end //--------------------------------------------------------------------------
//-- 数据输出
//--------------------------------------------------------------------------
assign dout = (wr_en_a_r0==) ? dout_a : dout_b; endmodule
五、单口,伪双口,真双口的区别
1.单口:只有一组数据线和地址线,只生成一个addr,因此不能同时进行读写。
2.双口:拥有两组数据线和地址线,可以生成wr_addr和rd_addr,因此可以同时进行读写。
①伪双口:一个端口读,一个端口写。
②真双口:两个端口都能读能写。
ps:
无论是单口、伪双口还是真双口,他们都只使用一块Memory,真双口其实是两组地址对同一块Memory进行读写,如果真双口的两端口同时对同一地址进行写入数据,那实际情况是未知(仿真也不可信)。
六、ROM、RAM和FIFO的区别
1.ROM有地址,只能读而不能写。用初始化文件mif/ceo将内容存进去,读取不会使得数据减少消失。
2.RAM有地址,可以进行寻址读写,数据写进去后,读取不会使得数据减少消失。
3.FIFO没有地址,只能是先进先出,数据写进去后,读取会使得数据减少消失,读一个少一个。
参考资料:
[1]威三学院FPGA教程
[2]小梅哥FPGA教程
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