No.3 Verilog 语言要素
- - 标识符
- 任意字母、数字、"$"和"_"组成,标识符第一个不能是数字。
- - 注释
- ()/*可扩展多行*/
- ()//本行结束
- - 系统函数
- 以$字符开始的标识符。
- ()$display("...") //$display系统函数用新的一行字符显示指定的信息
- ()$time //返回当前仿真时间
- - 编译器指令
- ()‘define和‘undef //类似于C语言
- ()‘ifdef、‘ifndef、‘else、‘elseif、‘endif //条件编译
- ()‘default_nettype //为隐式线网指定线网类型
- ()‘include //用于在代码中包含任何其他文件的内容
- ‘include "../../asim.v"
- ()‘timescale //定义时间单位
- ()‘restall //讲所有的编译指令重新设置为缺省值
- ()‘line //将行号和文件名复位至指定的值
- - 值集合
- 四种基本值:、、x(未知)、z(高阻态)
- 整型数:
- ()简单十进制:,,...
- ()基数格式:
- 'B0_x1 ----4位二进制
- 'O32 ----5位八进制
- 'D2 ----4位十进制
- 'Hx ----4位x,即xxxx
- *位长不能是表达式,x和z在十六进制中为四位,八进制中为三位。
- *若位宽定义比数值小,则左边的多余位被相应截断,若大则填0补齐。
- ()实数:十进制表示,科学计数法,5E-,23_45e3...
- - 数据类型
- ()线网类型:结构化元件间的物理连线,缺省值为z。
- wire & tri
- wor & trior
- wand & triand
- trireg
- tri0 & tri1
- supply0 & supply1
- *未声明的线网缺省设置为1位的wire。
- *线网分为向量线网(vectored)和标量线网(scalared),其中向量线网不允许对其进行局部操作,必须整体操作。
- ()变量类型:抽象的数据存储单元,只能在initial和always中被赋值,缺省值为x。
- reg、integer、time、real、realtimme
- reg [:] pus; //pus为4位的变量
- reg [:] memory[:];//memory为一个由64个四位reg变量组成的数组(存储器)
- integer: 定义整型变量
- integer run_state[:][:] //16x16的整型数组
- ()命名事件:event ...
- - 参数
- 参数是一个常量。
- 全局参数:parameter
- 局部参数:localparam
- eg: parameter N = ;
No.3 Verilog 语言要素的更多相关文章
- 【iCore、iCore2 双核心板】EPCS 实验(SPI Flash)(基于Verilog语言)
_____________________________________ 深入交流QQ群: A: 204255896(1000人超级群,可加入) B: 165201798(500人超级群,满员) C ...
- java与.net比较学习系列(2) 基础语言要素
这一篇从最基础的开始对比总结,说起基础语言要素,故名思义,就是学习语言的基础,主要内容包括标识符,关键字和注释.我想从以下几点进行总结,有区别的地方有都使用红色粗体字进行了总结. 1,标识符 2,关键 ...
- 基于MATLAB2016b图形化设计自动生成Verilog语言的积分模块及其应用
在电力电子变流器设备中,常常需要计算发电量,由于电力电子变流器设备一般是高频变流设备,所以发电量的计算几乎时实时功率的积分,此时就会用到一个积分模块.发电量计算的公式如下:Q=∫P. FPGA由于其并 ...
- Verilog语言实现并行(循环冗余码)CRC校验
1 前言 (1) 什么是CRC校验? CRC即循环冗余校验码:是数据通信领域中最常用的一种查错校验码,其特征是信息字段和校验字段的长度可以任意选定.循环冗余检查(CRC)是一种数据传输检错功能, ...
- Verilog语言:还真的是人格分裂的语言
人气腹语术师天愿在现场披露了被人偶搭档夺取灵魂的腹语术师将妻子杀害的表演节目.天愿真的陷入了多重人格,命令自己杀害妻子和子的人偶的人格出现了.为了不(让自己)杀害和弟子登川有外遇的妻子,天愿提出委托想 ...
- Verilog 语言 001 --- 入门级 --- 编写一个半加器电路模块
Verilog 语言编写一个 半加器 电路模块 半加器 的电路结构: S = A 异或 B C = A 与 B 1. 程序代码 module h_adder (A, B, SO, CO); input ...
- FPGA基础(verilog语言)——语法篇
verilog语言简介 verilog语言是一种语法类似于c的语言,但是与c语言也有不同之处,比如: 1.verilog语言是并行的,每个always块都是同时执行,而c语言是顺序执行的 2.veri ...
- 从RTL视图到Verilog语言-转可乐豆原创
从RTL视图到Verilog语言 曾经听过某位大牛都说:“当你的学习FPGA到一个境界的时候,你看到的硬件描述语言,将不再是单纯的语言,而是由一个个逻辑门组成的电路图,一旦达到这个境界,方能把代码写到 ...
- Verilog语言中的系统任务和系统函数
Verilog语言中预先定义了一些任务和函数,用于完成一些特殊的功能,它们被称为系统任务和系统函数,这些函数大多数都是只能在Testbench仿真中使用的,使我们更方便的进行验证. `timescal ...
随机推荐
- Ionic 新闻类别菜单
1.效果图 2.controller .js .controller("ProductCtrl", function ($scope,$ionicModal,$ionicScr ...
- resin乱码
一.jsp乱码 为何jsp 在resin下乱码,但在tomcat下却工作良好的问题 关于JSP页面中的pageEncoding和contentType两种属性的区别: pageEncodi ...
- [洛谷]P1505 [国家集训队]旅游
题目链接: 传送门 题目分析: 树剖板,支持单点修改,区间取反,区间求最大值/最小值/和 区间取反取两次等于没取,维护一个\(rev\ tag\),每次打标记用\(xor\)打,记录是否需要翻转,\( ...
- SQL Server 2008 分区函数和分区表
当我们数据量比较大的时候,我们需要将大型表拆分为多个较小的表,则只访问部门数据的查询就可以更快的运行,基本原理就是,因为要扫描的数据变的更小.维护任务(例如,重新生成索引或备份表)也可以更快的运行 ...
- DVWA 之high级别sql注入
Sqlmap 高级注入,抓包,然后保存数据到1.txt 1.判断注入点 sqlmap -r /root/1.txt -p id --second-order "ht ...
- 从大数据到快数据 数据智创未来——2019 CCF大数据与计算智能大赛正式开赛!
8月17日,以“数据驱动,智创未来”为主题的2019 CCF大数据与计算智能大赛(CCF Computing Intelligence Contest,简称CCF BDCI)全球启动仪式,在北京大学正 ...
- LUOGU P2441 角色属性树
题目描述 绪萌同人社是一个有趣的组织,该组织结构是一个树形结构.有一个社长,直接下属一些副社长.每个副社长又直接下属一些部长--. 每个成员都有一个萌点的属性,萌点属性是由一些质数的萌元素乘积构成(例 ...
- promise的实现方式和运行机制
promise的规范其实种类很多,我们最常用的是promise/A+ 这篇文章会先将一个类似于promise的构造函数怎么写,网上很多教程并没有实现A+规范,只是看起来像而已 然后我们深入探究如何一步 ...
- ajax实例解析
function showHint(str) { var xmlhttp; if (str.length==0) { document.getElementById("txtHint&quo ...
- jsp页面el表达式<c:choose> <c:when的用法
等于 是if else <c:choose> <c:when test="${paginationModel.py_province != ''}"> 如果 ...