No.3 Verilog 语言要素
- 标识符
任意字母、数字、"$"和"_"组成,标识符第一个不能是数字。 - 注释
()/*可扩展多行*/
()//本行结束 - 系统函数
以$字符开始的标识符。
()$display("...") //$display系统函数用新的一行字符显示指定的信息
()$time //返回当前仿真时间 - 编译器指令
()‘define和‘undef //类似于C语言
()‘ifdef、‘ifndef、‘else、‘elseif、‘endif //条件编译
()‘default_nettype //为隐式线网指定线网类型
()‘include //用于在代码中包含任何其他文件的内容
‘include "../../asim.v"
()‘timescale //定义时间单位
()‘restall //讲所有的编译指令重新设置为缺省值
()‘line //将行号和文件名复位至指定的值 - 值集合
四种基本值:、、x(未知)、z(高阻态)
整型数:
()简单十进制:,,...
()基数格式:
'B0_x1 ----4位二进制
'O32 ----5位八进制
'D2 ----4位十进制
'Hx ----4位x,即xxxx
*位长不能是表达式,x和z在十六进制中为四位,八进制中为三位。
*若位宽定义比数值小,则左边的多余位被相应截断,若大则填0补齐。
()实数:十进制表示,科学计数法,5E-,23_45e3... - 数据类型
()线网类型:结构化元件间的物理连线,缺省值为z。
wire & tri
wor & trior
wand & triand
trireg
tri0 & tri1
supply0 & supply1
*未声明的线网缺省设置为1位的wire。
*线网分为向量线网(vectored)和标量线网(scalared),其中向量线网不允许对其进行局部操作,必须整体操作。
()变量类型:抽象的数据存储单元,只能在initial和always中被赋值,缺省值为x。
reg、integer、time、real、realtimme
reg [:] pus; //pus为4位的变量
reg [:] memory[:];//memory为一个由64个四位reg变量组成的数组(存储器)
integer: 定义整型变量
integer run_state[:][:] //16x16的整型数组
()命名事件:event ... - 参数
参数是一个常量。
全局参数:parameter
局部参数:localparam
eg: parameter N = ;
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