Verilog HDL编写原则:

  • 可移植性强(多用宏定义;少用嵌入代码中的常数,即Magic Number;使用头文件);
  • 必要的注释,代码易读;
  • 模块间耦合尽可能低;

变量名与宏的命名规则:

  • 变量名使用英文小写字母、数字、下划线()命名,负逻辑信号线的名称以下划线()结尾;
  • 宏使用英文大写字母、英文小写字母、数字、下划线(_)命名;
  • 常数使用英文大写字母、下划线(_)命名;
  • 定义比特位或总线时,使用单词首字母大写的驼峰拼写法(Upper CamelCase);
  • 宏的定义在头文件中进行。

通用头文件:

  • nettype.h:定义默认变量类型;
  • global_config.h:定义有可能变换的参数,例如复位信号的极性,还可以定义选择综合的模块、IO等;
  • stddef.h:对全局通用宏进行定义。定义电平高低的H、L,ENABLE,DISABLE, 字宽等;

Reference:《CPU自制入门》1.5节

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