基于Verilog HDL的二进制转BCD码实现

在项目设计中，经常需要显示一些数值，比如温湿度，时间等等。在数字电路中数据都是用二进制的形式存储，要想显示就需要进行转换，对于一个两位的数值，对10取除可以得到其十位的数值，对10取余可以得到个位的数值。对于Verilog来说它的标准是支持除法和取余运算的，综合器也会有IP可以进行除法运算。但是这样未免会耗费太多资源，使用移位加3算法就可以实现二进制到BCD码之间的转换。

BCD码（Binary-Coded Decimal‎）亦称二进码十进数或二-十进制代码。用4位二进制数来表示1位十进制数中的0~9这10个数码。

移位加3算法简单来说就是，有多少位二进制说，就进行多少次移位，以八位的二进制为例，其数值最高可为三位十进制数，进行如下表左移，在移位的过程中，如果移位出的数值大于4，则将改为的数值加3后再进行移位。

这里为什么大于四，BCD码是四位二进制数表示一个十进制数的一位，如果这以为大于4，比如5，4’b0101，下一次移位后变成了4’b1010，BCD码中是没有4’b1010的，所以要加6，向高位进位。这里就是移位后加6和移位前加3，两种方法修正，我这里选择了移位前加3。（4’b0011左移后也是4’b0110，移位前和移位后都是一样的对BCD码的位数进行修正）。

为什么用左移的方法呢？这是因为二进制数和十进制数之间的位权的关系。所以二进数和十进制数之间的转化是乘以2，也就是左移一位。转换公式大概就是这个样子。

公式编辑采用Markdown编辑器Typora完成，Typora支持LaTex语法，编写公式真是爽。

代码实现起来不是很复杂，博主在网上搜索到有些代码使用纯组合逻辑实现的，用了一个for循环，我个人认为这种写法不是很好，所以自己用状态机写了一个。模块设计如下，tran_en是转换使能信号，可以使电平使能也可以是脉冲使能，作为脉冲使能使用的时候，需要在数据来临之后的一个时钟周期给出使能（我的模块是这样的特点），电平使能有效时，需要18个时钟周期完成转换，输入二进制位16bit，输出为四组千百十个位。转换完成后输出一个转换完成标志tran_done。

内部的时序我采用了三段式状态机来完成。IDLE状态接收到使能信号，调到移位状态，经过16次移位。在shift_cnt为17时（这里是因为我状态机的原理所以shift_cnt会计数到17，但移位次数为16），数据转换完成。跳到DONE状态，输出转换完成标志。

采用组合逻辑来实现，移位后的数据值的判断，大于4加3后再进行移位。最后将转换完成后的结果输出。

代码如下：

 `timescale      1ns/1ps
 // *********************************************************************************
 // Project Name :
 // Author       : NingHeChuan
 // Email        : ninghechuan@foxmail.com
 // Blogs        : http://www.cnblogs.com/ninghechuan/
 // File Name    : Bin_BCD.v
 // Module Name  :
 // Called By    :
 // Abstract     :
 //
 // CopyRight(c) 2018, NingHeChuan Studio..
 // All Rights Reserved
 //
 // *********************************************************************************
 // Modification History:
 // Date         By              Version                 Change Description
 // -----------------------------------------------------------------------
 // 2018/8/12    NingHeChuan       1.0                     Original
 //
 // *********************************************************************************

 module Bin_BCD
 #(
     parameter       DATA_WIDTH  =   ,
     parameter       SHIFT_WIDTH =   ,
     parameter       SHIFT_DEPTH =   

 )
 (
     input               clk,
     input               rst_n,
     input               tran_en,
     input       [DATA_WIDTH - :]  data_in,
     output   reg        tran_done,
     output      [:]   thou_data,      //千位
     output        [:]    hund_data,      //百位
     output        [:]    tens_data,      //十位
     output        [:]    unit_data       //个位

 );
 //-------------------------------------------------------
 localparam  IDLE    =   'b001;
 localparam   SHIFT   =   'b010;
 localparam   DONE    =   'b100;

 //-------------------------------------------------------
 reg     [:]   pre_state;
 reg     [:]   next_state;
 //
 reg     [SHIFT_DEPTH-:]   shift_cnt;
 //
 reg     [DATA_WIDTH:]  data_reg;
 reg     [:]   thou_reg;
 reg        [:]    hund_reg;
 reg        [:]    tens_reg;
 reg        [:]    unit_reg;
 reg     [:]   thou_out;
 reg        [:]    hund_out;
 reg        [:]    tens_out;
 reg        [:]    unit_out;
 wire    [:]   thou_tmp;
 wire    [:]    hund_tmp;
 wire    [:]    tens_tmp;
 wire    [:]    unit_tmp;

 //-------------------------------------------------------
 //FSM step1
 always  @(posedge clk or negedge rst_n)begin
     if(rst_n == 'b0)begin
         pre_state <= IDLE;
     end
     else begin
         pre_state <= next_state;
     end
 end

 //FSM step2
 always  @(*)begin
     case(pre_state)
     IDLE:begin
         if(tran_en == 'b1)
             next_state = SHIFT;
         else
             next_state = IDLE;
     end
     SHIFT:begin
         if(shift_cnt == SHIFT_DEPTH + )
             next_state = DONE;
         else
             next_state = SHIFT;
     end
     DONE:begin
         next_state = IDLE;
     end
     default:next_state = IDLE;
     endcase
 end

 //FSM step3
 always  @(posedge clk or negedge rst_n)begin
     if(rst_n == 'b0)begin
         thou_reg <= 'b0;
         hund_reg <= 'b0;
         tens_reg <= 'b0;
         unit_reg <= 'b0;
         tran_done <= 'b0;
         shift_cnt <= 'd0;
         data_reg <= 'd0;
     end
     else begin
         case(next_state)
         IDLE:begin
             thou_reg <= 'b0;
             hund_reg <= 'b0;
             tens_reg <= 'b0;
             unit_reg <= 'b0;
             tran_done <= 'b0;
             shift_cnt <= 'd0;
             data_reg <= data_in;
         end
         SHIFT:begin
             if(shift_cnt == SHIFT_DEPTH + )
                 shift_cnt <= 'd0;
             else begin
                 shift_cnt <= shift_cnt + 'b1;
                 data_reg <= data_reg << ;
                 unit_reg <= {unit_tmp[:], data_reg[]};
                 tens_reg <= {tens_tmp[:], unit_tmp[]};
                 hund_reg <= {hund_tmp[:], tens_tmp[]};
                 thou_reg <= {thou_tmp[:], hund_tmp[]};
             end
         end
         DONE:begin
             tran_done <= 'b1;
         end
         default:begin
             thou_reg <= thou_reg;
             hund_reg <= hund_reg;
             tens_reg <= tens_reg;
             unit_reg <= unit_reg;
             tran_done <= tran_done;
             shift_cnt <= shift_cnt;
         end
         endcase
     end
 end
 //-------------------------------------------------------
 always  @(posedge clk or negedge rst_n)begin
     if(rst_n == 'b0)begin
         thou_out <= 'd0;
         hund_out <= 'd0;
         tens_out <= 'd0;
         unit_out <= 'd0;
     end
     else if(tran_done == 'b1)begin
         thou_out <= thou_reg;
         hund_out <= hund_reg;
         tens_out <= tens_reg;
         unit_out <= unit_reg;
     end
     else begin
         thou_out <= thou_out;
         hund_out <= hund_out;
         tens_out <= tens_out;
         unit_out <= unit_out;
     end
 end

 //-------------------------------------------------------
 assign  thou_tmp = (thou_reg > 'd4)?  (thou_reg + 2'd3) : thou_reg;
 assign  hund_tmp = (hund_reg > 'd4)?  (hund_reg + 2'd3) : hund_reg;
 assign  tens_tmp = (tens_reg > 'd4)?  (tens_reg + 2'd3) : tens_reg;
 assign  unit_tmp = (unit_reg > 'd4)?  (unit_reg + 2'd3) : unit_reg; 

 assign thou_data = thou_out;
 assign hund_data = hund_out;
 assign tens_data = tens_out;
 assign unit_data = unit_out;

 endmodule 

Bin_BCD

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