I2C Verilog的实现(二)
1. 起始结束信号的判断
- //---------------------------------------------
- //start,stop condition judgement
- //---------------------------------------------
- wire start, stop;
- reg sda1, sda2;
- reg sda11;
- always @ ( posedge SCL ) //触发器1
- sda1 <= SDA;
- always @ ( negedge SCL ) //触发器2
- sda2 <= SDA;
- always @ ( negedge SCL ) //触发器3
- sda11 <= sda1;
- assign start = sda11 & (!sda2);
- assign stop = sda2 & ( !sda11 );
判断的想法:当SDA上传输正常的数据信号时,只有在SCL低电平时SDA发生电平变化,所以正常的数据信号电平保持时间是SCL周期的整数倍,即1bit数据信号的SDA电平用SCL的上升沿和下降沿采集得到的是相同的电平;而起始和结束信号是在SCL的高电平时刻发生变化,即在一个SCL周期内,SCL的上升沿和下降沿将采集到不同的SDA电平。基于此特点,采用下面的触发器方法,来判断起始和结束信号。
分别用SCL的上升沿和下降沿做触发器出发信号,去采集SDA信号,如果是SDA上是数据信号,触发器的输出将是SDA的延迟。用触发器1来说,如果SDA上是数据信号则得到的sda1信号波形与SDA波形一样,只是时间上比SDA延迟四分之一个SCL周期。相同用SCL下降沿采集的触发器2输出sda2的波形,是延迟四分之三个SCL周期的SDA波形。再用触发器3将sda1延迟二分之一个SCL周期后,得到的输出sda11波形将和sda2的波形完全重合。
这时用sda11与sda2比较,如果SDA传的是数据信号,则sda11与sda2的波形将完全一样,但在SDA有起始或结束信号的位置,sda11的波形和sda2的波形会不一样,根据不同的与非组合,就可以得到start和stop信号。
2. 设置计数器
- //----------------------------------------------
- //count setting
- //----------------------------------------------
- reg [3:0] bitcont;
- wire bit_ack = bitcont[3];
- always @ ( posedge SCL or posedge start)
- begin
- if ( start )
- bitcont <= 4'h6;
- else
- begin
- if (bit_ack)
- bitcont <= 4'h6;
- else
- bitcont <= bitcont -4'h1;
- end
- end
3. Match地址
- //----------------------------------------
- //address match
- //----------------------------------------
- reg addr_match, op_read;
- always @ ( negedge SCL or posedge start )
- begin
- if ( start )
- begin
- addr_match <= 1'h1;
- op_read <= 1'h0;
- end
- else
- begin
- if( (bitcont == 6) & (sdar != I2C_ADR[6])) addr_match <= 1'h0;
- if( (bitcont == 5) & (sdar != I2C_ADR[5])) addr_match <= 1'h0;
- if( (bitcont == 4) & (sdar != I2C_ADR[4])) addr_match <= 1'h0;
- if( (bitcont == 3) & (sdar != I2C_ADR[3])) addr_match <= 1'h0;
- if( (bitcont == 2) & (sdar != I2C_ADR[2])) addr_match <= 1'h0;
- if( (bitcont == 1) & (sdar != I2C_ADR[1])) addr_match <= 1'h0;
- if( (bitcont == 0) & (sdar != I2C_ADR[0])) addr_match <= 1'h0;
- if( bitcont == 0 ) op_read <= sdar;
- end
- end
4. 发送ACK
- //send ack
- //-----------------------------------------------------------------------
- reg ack_assert;
- always @ ( negedge SCL )
- begin
- if ( bit_ack & addr_match & op_read )
- ack_assert <= 1'h1;
- else
- ack_assert <= 1'h0;
- end
- //-------------------------------------------------------------------------
- //control SDA line
- //-------------------------------------------------------------------------
- assign SDA = ack_assert ? 1'h0 : 1'hz;
- pullup ( SDA );
总结:
在实际应用中,此程序有局限性,这里假设I2C起始信号和结束信号的变化超过一个SCL高电平时间,如果起始信号或结束信号,以一个拉低脉冲或拉高脉冲的的形式出现,用SCL的上升沿和下降沿是采不到SDA的变化的。
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