1. 起始结束信号的判断

  1. //---------------------------------------------
  2. //start,stop condition judgement
  3. //---------------------------------------------
  4. wire start, stop;
  5. reg sda1, sda2;
  6. reg sda11;
  7. always @ ( posedge SCL )   //触发器1
  8. sda1 <= SDA;
  9. always @ ( negedge SCL )   //触发器2
  10. sda2 <= SDA;
  11. always @ ( negedge SCL )   //触发器3
  12. sda11 <= sda1;
  13. assign start = sda11 & (!sda2);
  14. assign stop = sda2 & ( !sda11 );

判断的想法:当SDA上传输正常的数据信号时,只有在SCL低电平时SDA发生电平变化,所以正常的数据信号电平保持时间是SCL周期的整数倍,即1bit数据信号的SDA电平用SCL的上升沿和下降沿采集得到的是相同的电平;而起始和结束信号是在SCL的高电平时刻发生变化,即在一个SCL周期内,SCL的上升沿和下降沿将采集到不同的SDA电平。基于此特点,采用下面的触发器方法,来判断起始和结束信号。

分别用SCL的上升沿和下降沿做触发器出发信号,去采集SDA信号,如果是SDA上是数据信号,触发器的输出将是SDA的延迟。用触发器1来说,如果SDA上是数据信号则得到的sda1信号波形与SDA波形一样,只是时间上比SDA延迟四分之一个SCL周期。相同用SCL下降沿采集的触发器2输出sda2的波形,是延迟四分之三个SCL周期的SDA波形。再用触发器3将sda1延迟二分之一个SCL周期后,得到的输出sda11波形将和sda2的波形完全重合。

这时用sda11与sda2比较,如果SDA传的是数据信号,则sda11与sda2的波形将完全一样,但在SDA有起始或结束信号的位置,sda11的波形和sda2的波形会不一样,根据不同的与非组合,就可以得到start和stop信号。

2. 设置计数器

  1. //----------------------------------------------
  2. //count setting
  3. //----------------------------------------------
  4. reg [3:0]  bitcont;
  5. wire bit_ack = bitcont[3];
  6. always @ ( posedge SCL or posedge start)
  7. begin
  8. if ( start )
  9. bitcont <=  4'h6;
  10. else
  11. begin
  12. if (bit_ack)
  13. bitcont <= 4'h6;
  14. else
  15. bitcont <= bitcont -4'h1;
  16. end
  17. end


3. Match地址

  1. //----------------------------------------
  2. //address match
  3. //----------------------------------------
  4. reg addr_match, op_read;
  5. always @ ( negedge SCL or posedge start )
  6. begin
  7. if ( start )
  8. begin
  9. addr_match <= 1'h1;
  10. op_read <= 1'h0;
  11. end
  12. else
  13. begin
  14. if( (bitcont == 6) & (sdar != I2C_ADR[6])) addr_match <= 1'h0;
  15. if( (bitcont == 5) & (sdar != I2C_ADR[5])) addr_match <= 1'h0;
  16. if( (bitcont == 4) & (sdar != I2C_ADR[4])) addr_match <= 1'h0;
  17. if( (bitcont == 3) & (sdar != I2C_ADR[3])) addr_match <= 1'h0;
  18. if( (bitcont == 2) & (sdar != I2C_ADR[2])) addr_match <= 1'h0;
  19. if( (bitcont == 1) & (sdar != I2C_ADR[1])) addr_match <= 1'h0;
  20. if( (bitcont == 0) & (sdar != I2C_ADR[0])) addr_match <= 1'h0;
  21. if( bitcont == 0 ) op_read <= sdar;
  22. end
  23. end

4. 发送ACK

  1. //send ack
  2. //-----------------------------------------------------------------------
  3. reg ack_assert;
  4. always @ ( negedge SCL )
  5. begin
  6. if ( bit_ack & addr_match & op_read )
  7. ack_assert <= 1'h1;
  8. else
  9. ack_assert <= 1'h0;
  10. end
  11. //-------------------------------------------------------------------------
  12. //control SDA line
  13. //-------------------------------------------------------------------------
  14. assign SDA = ack_assert ? 1'h0 : 1'hz;
  15. pullup ( SDA );

总结:

在实际应用中,此程序有局限性,这里假设I2C起始信号和结束信号的变化超过一个SCL高电平时间,如果起始信号或结束信号,以一个拉低脉冲或拉高脉冲的的形式出现,用SCL的上升沿和下降沿是采不到SDA的变化的。

I2C Verilog的实现(二)的更多相关文章

  1. 【第一季】CH05_FPGA设计Verilog基础(二)Enter a post title

    [第一季]CH05_FPGA设计Verilog基础(二) 5.1状态机设计 状态机是许多数字系统的核心部件,是一类重要的时序逻辑电路.通常包括三个部分:一是下一个状态的逻辑电路,二是存储状态机当前状态 ...

  2. CRC校验原理和verilog实现方法(二)

    1 前言 在 前面的博客  CRC校验原理和verilog实现方法(一)  中,介绍了CRC校验的原理和手动计算过程.本文说一下我在学习CRC校验FPGA实现的一点心得体会. 2 线性反馈移位寄存器 ...

  3. I2C控制器的Verilog建模之二

    前言:接着上一篇的I2C写操作,今天要实现一个I2C的读操作.虽然在ADV7181B配置内部寄存器时没有必要使用到读操作,但是为了进一步确认寄存器是否在I2C写模块下被正确配置,这一步是必不可少的. ...

  4. System Verilog基础(二)

    这一篇笔记主要记录Procedural,Process,Task and function,Interface和Communication中值得注意的点. 1.Procedural 写testbenc ...

  5. Norflash控制器的Verilog建模之二(仿真)

    前言:经过几天修改,norflash控制器基本已经完成,通过仿真.完整的norflash包含2个模块:直接操作硬件的norflash_ctrl.v与控制ctrl模块的驱动norflash_driver ...

  6. I2C Verilog的实现(一)

    <span style="font-size:14px;">`timescale 1ns / 1ps module test( sda ); reg scl; inou ...

  7. System Verilog MCDF(二)

    整形器的接口时序: reg,grant是维持了两个clk的. chid ,length在发送数据期间不可以变化. 第一个data数据必须在start上升沿的同一个clk发送. reg,grant两者之 ...

  8. Smart210学习记录-----Linux i2c驱动

    一:Linux i2c子系统简介: 1.Linux 的 I2C 体系结构分为 3 个组成部分: (1) I2C 核心. I2C 核心提供了 I2C 总线驱动和设备驱动的注册.注销方法,I2C 通信方法 ...

  9. 分享:FIFO 同步、异步以及Verilog代码实现

    FIFO 很重要,之前参加的各类电子公司的逻辑设计的笔试几乎都会考到. FIFO是英文First In First Out 的缩写,是一种先进先出的数据缓存器,他与普通存储器的区别是没有外部读写地址线 ...

随机推荐

  1. -_-#【减少 DOM 访问】“离线”更新节点,再将它们添加到树中

    Minimize DOM Access javascript 之 DOM 优化 <!DOCTYPE html> <html> <head> <meta cha ...

  2. apache开源项目--kafka

    kafka是一种高吞吐量的分布式发布订阅消息系统,她有如下特性: 通过O(1)的磁盘数据结构提供消息的持久化,这种结构对于即使数以TB的消息存储也能够保持长时间的稳定性能. 高吞吐量:即使是非常普通的 ...

  3. 【转】下载太慢?简单设置让iTunes提速十几倍

    原文网址:http://www.startos.com/mac/ipad/tips/2010120713291.html 今年可以说是苹果欢笑的一年,ipad的发布,iphone4的成功,让用苹果设备 ...

  4. net 内存泄露和内存溢出

    一直以来都对内存泄露和内存溢出理解的不是很深刻.在网上看到了几篇文章,于是整理了一下自己对内存泄露和内存溢出的理解. 一.概念 内存溢出:指程序在运行的过程中,程序对内存的需求超过了超过了计算机分配给 ...

  5. Warning: Function created with compilation errors!

    解决方案: sqlplus / as sysdba grant execute on UTL_I18N to scott; grant execute on DBMS_CRYPTO to scott;

  6. mysql server install

    1.首先在mysql的官网www.mysql.com或者其他网站下载mysql.zip或者mis格式的文件目前5.6的差不多300多M. 2.zip压缩包是绿色版的不用安装,直接用dos命令操作就行. ...

  7. IIS中访问自己开发的Webservice site就自动停止,尝试重启IIS和重启服务器都不能解决。

    今天在加班的时候发现一个奇怪的问题,IIS里面我们自己开发的Webservice site一访问就自动停止.尝试重启IIS和重启服务器都不能解决.后台windows events报错信息是The Mo ...

  8. linux内核申请内存函数

    kmap函数:    把某块高端内存映射到页表,然后返回给用户一个填好vitual字段的page结构    建立永久地址映射,不是简单的返回virtual字段的pageioremap:    驱动程序 ...

  9. 12款有助于简化CSS3开发的工具

    网站开发者能通过CSS3为网站设计增添很多时尚元素,CSS3 对CSS规范做了很大的改进.现在,本文将介绍12款有助于简化CSS3开发的工具.  1.CSS3 Pie: 允许在IE上使用CSS3绝大部 ...

  10. mac编程的debug工具

    Chisel是一个加强LLDB调试能力的小插件.主要特点在于辅助界面开发调试时在控制台以尽可能直观的方式查看界面的元素和情况.为我们梳理视图,控制器以及类关系层级.以及一些临时的界面调试变动进行快捷响 ...