目标器件：复旦微FPGA：JFM7K325T8FCBGA676（对标Xilinx Kintex-7系的XC7K325T）

工程背景：板载4片DDR（AllianceMemory_DDR3L_8G_AS4C512M16D3LB-12BCN-BIN），FPGA实现DDR的简单读写测试

bug message：

[DRC MDRV-1] Multiple Driver Nets: Net <const0> has multiple drivers: GND/G, u_VPX_MIG_DDR3/u_VPX_MIG_DDR3_mig/u_memc_ui_top_std/mem_intfc0/ddr_phy_top0/u_ddr_mc_phy_wrapper/gen_dq_iobuf_HP.gen_dq_iobuf[63：32].u_iobuf_dq/OBUFT/O,

其中gen_dq_iobuf[63:32]是我自己方便改的，原消息是32条信息单列

原因分析：粗心，由于板载4片DDR，数据宽度dq为64bit，而顶层端口的位宽是32bit，在生成MIG时，通过Fixed Pin Out：Pre-existing pin out is known and fixed选项已经指定好了引脚位置信息，所以会报错有部分信号应与顶层连接，所以将位宽调整下即可。

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