Verilog学习笔记简单功能实现（七）...............接口设计（并行输入串行输出）

利用状态机实现比较复杂的接口设计：

这是一个将并行数据转换为串行输出的变换器，利用双向总线输出。这是由EEPROM读写器的缩减得到的，首先对I²C总线特征介绍：

I²C总线（inter integrated circuit）双向二线制串行总线协议为：只有总线处于“非忙”状态时，数据传输才开始。在数据传输期间，只要时钟线为高电平，数据线都必须保持稳定，否则数据线上的任何变化都被当作“启动”或“停止”信号。

下面介绍A、B、C、D的工作状态：

（1）总线处于非忙状态（A段）：该段内的数据线（sda）和时钟线（scl）都保持高电平；

（2）启动数据传输（B段）：当时钟线（scl）为高电平时，数据线（sda）由高电平变为低电平的下降沿被认为是“启动”信号；

（3）停止数据传输（C段）：当时钟线（scl）为高电平时，数据线（sda）由低电平变为高电平的上升沿被认为是“停止”信号；

（4）数据有效（D段）：在出现“启动”信号之后，在时钟线（scl）为高电平时，数据线是稳定的，这是数据线上的数据就是要传送的数据，数据线上的数据改变必须在时钟线（scl）为低电平期间完成，每个数据占用一个时钟；

（5）应答信号：每个正在接受数据的EEPROM在接收到一个字节的数据后，通常需要发出一个应答信号；而每个正在发送数据的EEPROM在发出一个字节的数据后，通常需要接受一个应答信号；EEPROM读写控制器必须提供一个与这个应答信号相联系的二外的始终脉冲。

其控制字节一共有8位：1010xxxW/R 其中1010是I²C总线器件特征编码，xxx表示地址，W/R表示读写状态。

在实现并行输入串行输出时，需要两个状态机：

主状态机主要控制内部存储器和输入端的连接，以及给出应答信号；从状态机主要负责总线连接时，内部寄存器的最高位输出个移位；

状态机的源码如下：

 module parallel_to_serial(rst,clk,addr,data,sda,ack);
   input rst,clk;
   input [:]data,addr;
 
   inout sda;                     //data bus
   output ack;                    //ask for next address/data writting wo eeprm;
   reg link_write;                //whether connect to output
   reg [:]state;                //main status,
   reg [:]sh8out_state;         //serial output status
   reg [:]sh8out_buf;           //output data buffer
   reg finish_F;                  //whether finished an operation of main status
   reg ack;                       
 
   parameter  idle=, addr_write='d1, data_write=3'd2, stop_ack='d4;          //main status code
   parameter  bit0=, bit1=, bit2=, bit3=, bit4=, bit5=, bit6=, bit7=;   //serial output status code
 
   assign sda=link_write?sh8out_buf[]:'bz;               //???????????
 
   always @(posedge clk)
   begin
   if(!rst)                       //reset
     begin
     ack<=;
     link_write<=;               //???????
     finish_F<=;
     state<=idle;
     sh8out_state<=idle;
     sh8out_buf<=;
     end
     else
       case(state)
         idle:begin
              link_write<=;        //??????
              ack<=;
              finish_F<=;
              sh8out_buf<=addr;     //???????
              sh8out_state<=idle;
              state<=addr_write;    //???????
              end
         addr_write:begin
              if (finish_F==) begin shift8_out;end    //???????
              else
                begin
                link_write<=;
                ack<=;
                finish_F<=;
                sh8out_buf<=data;  //???????
                state<=data_write;
                sh8out_state<=idle;
                end
              end
         data_write:begin
              if (finish_F==) begin shift8_out;end    //???????
              else
                begin
                link_write<=;
                finish_F<=;
                state<=stop_ack;
                ack<=;            //????????
                end
              end
         stop_ack:begin            //????
              ack<=;
              state<=idle;
              end
       endcase
     end
 
     task shift8_out;             //???????
     begin
     case(sh8out_state)
       idle:begin
            link_write<=;        //?????????????????17?assign sda=link_write?sh8out_buf[7]:1'bz;  sda??????????sh8out_buf?????
            sh8out_state<=bit7;
            end
       bit7:begin
            link_write<=;
            sh8out_buf=sh8out_buf<<;   //?????data?????bit6
            sh8out_state<=bit6;
            end
       bit6:begin
            link_write<=;
            sh8out_buf=sh8out_buf<<;
            sh8out_state<=bit5;
            end
       bit5:begin
            link_write<=;
            sh8out_buf=sh8out_buf<<;
            sh8out_state<=bit4;
            end
       bit4:begin
            link_write<=;
            sh8out_buf=sh8out_buf<<;
            sh8out_state<=bit3;
            end
       bit3:begin
            link_write<=;
            sh8out_buf=sh8out_buf<<;
            sh8out_state<=bit2;
            end
       bit2:begin
            link_write<=;
            sh8out_buf=sh8out_buf<<;
            sh8out_state<=bit1;
            end
       bit1:begin
            link_write<=;
            sh8out_buf=sh8out_buf<<;
            sh8out_state<=bit0;
            end
       bit0:begin
            link_write<=;
            finish_F<=;
            end
       endcase
     end
     endtask
 endmodule

测试程序：

 `timescale 1ns/1ns
 `define clk_period
 module parallel_to_serial_test;
   reg rst,clk;
   reg [:]data,addr;
   wire ack,sda;
   wire [:]state;                //main status,
   wire [:]sh8out_state; 
 
   initial
   begin
   clk=;
   rst=;
   data=;
   addr=;
   #(*`clk_period) rst=;
   #(*`clk_period) rst=;
   #(*`clk_period) $stop;
   end
 
   always # clk=~clk;
 
   always @(posedge clk)
   begin data=data+; addr=addr+; end
 
   parallel_to_serial m(
                        .rst(rst),
                        .clk(clk),
                        .addr(addr),
                        .data(data),
                        .sda(sda),
                        .ack(ack)
   );
 
   assign state=m.state;
   assign sh8out_state=m.sh8out_state;
 endmodule

波形信号：