DDR 布线规则

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https://blog.csdn.net/cpf099/article/details/52038879

http://www.linelayout.com/bbs/html/201668/14117.htm

http://www.iot-online.com/IC/embedded/2017/082175058.html

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http://www.linelayout.com/bbs/html/2014711/13177.htm

http://ishare.iask.sina.com.cn/f/18251694.html

http://ishare.iask.sina.com.cn/f/10854071.html

DDR布线要求及拓扑结构分析

1．时钟信号
（1） 差分布线，差分阻抗100欧姆，差分线误差±5mil。
（2） 与其它信号的间距要大于25mil，而且是指edge to edge的间距
（3） CLK等长，误差±10mil。
2．数据信号：
（1） 数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。
（2） DQ和DQM为点对点布线，
（3） DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。
（4） 组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。
（5） DQS与DDR2_CLKP等长，误差±5mil。
（6） 不同组信号间距：大于20mil（edge to edge的间距）
（7） DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方
（8） 尽可能减少过孔
（9） 叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度
（10） 信号走线长度，不超过2500mil
3．控制信号和地址信号：
(1) 组内间距要大于12mil，而且是指edge to edge的间距
(2) 所有控制线须等长，误差±10mil。
(3 不同组信号间距：大于20mil（edge to edge的间距）
4．其它信号
DDR_VREF走线宽度20mil以上。

DDR内存布线指导

信号引脚说明：

VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。

VDD为器件内核供电，VDDQ为器件DQ和I/O供电，若无特别说明，两者是等效的。

DQS（Bi-directional Data Strobe双向数据控制引脚）

ODT就是将终结电阻移植到了芯片内部，主板上不在有终结电路。ODT的功能与禁止由北桥芯片控制，ODT所终结的信号包括DQS、RDQS（为8bit位宽芯片增设的专用DQS读取信号，主要用来简化一个模组中同时使用4与8bit位宽芯片时的控制设计）、DQ、DM等。需要不需要该芯片进行终结由北桥控制。

对于突发写入，如果其中有不想存入的数据，仍可以运用DM信号进行屏蔽。DM信号和数据信号同时发出，接收方在DQS的上升与下降沿来判断DM的状态，如果DM为高电平，那么之前从DQS中部选取的数据就被屏蔽了。有人可能会觉得，DM是输入信号，意味着芯片不能发出DM信号给北桥作为屏蔽读取数据的参考。

在选定列地址后，就已经确定了具体的存储单元，剩下的事情就是数据通过数据I/O通道（DQ）输出到内存总线上了。

1、DQS是内存和内存控制器之间信号同步用的。
由DQ信号发出端发出DQS，信号接收端根据DQS的上、下沿来触发数据的接收。
简单点说，如果是从内存中读取信号，那么主板北桥（内存控制器）根据内存发出的DQS来判断在什么时候接收读出来的数据。如果是写的话，就正好相反，内存根据北桥发出的DQS来触发数据的接收。
DDR2每芯片有一个读、写双向的DQS，DDR3是有读和写两个DQS（2个DQS的好处是，不必等待DQS反向）。

2、DDR的内核时钟只有100M 133M 166M 200M四种，由于几代预读取能力不同，那DDR3举例，它的等效频率就成了800M ---1600M这个应该是它的范围吧?
是的。内核时钟*预读取位数*2=等效时钟频率。

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PCB指导：

1.DQ,DQS和CLK信号线选择VSS作为参考平面，因为VSS比较稳定，不易受到干扰；地址线/命令/控制信号线选择VDD作为参考平面，因为这些信号线本身就含有噪声。

2.DQS一般布线的位置是数据信号组内同一信号组中DQ走线的中间，因此DQS与DQ之间的间距一般不提

3.DQS与时钟信号线不相邻

4.为了避免串扰，数据信号组与地址/命令/控制信号组之间的走线间距至少20mil，建议它们在不同的信号层走线

5.时钟信号组走线尽量在内层，用来抑制EMI

6.端接技术

串行端接，主要应用在负载DDR器件不大于4个的情况下。

对于双向I/O信号来说，例如DQ，串行端接电阻Rs放置在走线的中间，用来抑制振铃，过冲和下冲。

对于单向的信号来说，例如地址线，控制线，串行端接电阻放置在走线中间或者是信号的发送端，推荐放置在信号的发送端

7.未用的DQ引脚

对于x16的DDR器件来说，未用的引脚要作一定的处理。例如x16的DDR来说，DQ15：DQ8未用，则处理如下，将相关的UDM/DQMH拉高用来屏蔽DQ线，DQ15：DQ8通过1~10k的电阻接地用来阻止迸发写时的噪声。

8.

9.去耦电容

• 推荐使用低ESL(2nH)的电容，大小在0.01uF~0.22uF，其中0.01uF针对高频，0.22uF针对低频
• 建议使用钽电容。相对于电解电容来说，虽然它比较贵，但它具有较好的稳定性，较长的使用周期。一般电解电容随着使用时间的加长，性能下降较多

• 在DDR的PCB设计中，一般需要考虑等长和拓扑结构。等长比较好处理，给出一定的等长精度通常是PCB设计师是能够完成的。但对于不同的速率的DDR，选择合适的拓扑结构非常关键，在DDR布线中经常使用的T型拓扑结构和菊花链拓扑结构，下面主要介绍这两种拓扑结构的区别和注意要点。
  T型拓扑结构，也称为星型拓扑结构，其结构如图一所示。星型拓扑结构每个分支的接收端负载和走线长度尽量保持一致，这就保证了每个分支接收端负载同时收到信号，每条分支上一般都需要终端电阻，终端电阻的阻值应和连线的特征阻抗相匹配。星形拓扑结构可以有效地避免时钟、地址和控制信号的不同步问题。

  图一
  菊花链拓扑结构，如图二所示。和星型拓扑结构不同，菊花链拓扑结构没有保持驱动端到各个负载走线长度尽量一致，而是确保各个驱动端到信号主干道的长度尽量短。菊花链拓扑结构走线的特点，牺牲了时钟、地址和控制信号的同步，但最大的特点是尽可能降低各负载分支走线长度，避免分支信号对主干信号的反射干扰。

  图二
  在信号频率低于800MHz的情况下，上面两种拓扑结构均能满足系统性能需要。但是当信号速率到达1000MHz甚至更高，T型拓扑结构就不能满足性能需要。原因就在于T型拓扑结构过长的支路走线长度，在不添加终端电阻的情况下很难和主干道实现阻抗匹配，而为了实现各个支路的阻抗匹配添加终端电阻，又加大了电路设计的工作量和成本，是我们不愿意看到的。因此高速信号使用T型拓扑结构，特别是Stub>4的时候，支路信号对主干信号的反射干扰是很严重的。通常DDR2使用和速率要求不高的DDR3使用T型拓扑结构。菊花链拓扑结构主要在DDR3中使用，菊花链拓扑结构的主要优势是支路走线短，一般认为菊花链支路走线长度小于信号上升沿传播长度的1/10，可以有效削弱支路信号反射对主干信号的干扰，不同的书本上说法也不一样，大体上走线长度小于上升沿传播长度的1/6-1/10都是可以的，实际设计中我们肯定希望这个长度越短越好。菊花链拓扑结构可以有效抑制支路的反射信号，但相对于T型拓扑结构，菊花链拓扑结构的时钟、地址和控制信号并不能同时到达不同的DDR芯片。为了解决菊花链拓扑结构信号不同步的问题，DDR3的新标准中加入了时间补偿技术，通过DDR3内部调整实现信号同步。当信号频率高达1600MHz的时候，T型拓扑结构已经无能为力，只有菊花链或其衍生的拓扑结构能满足这样的性能需求。一般的DDR3都会建议采用菊花链拓扑结构的改进型拓扑结构，Fly-by拓扑结构，如图三所示。Fly-by拓扑结构要求支路布线长度Stub=0，Fly-by具有更好的信号完整性。

  图三
  在菊花链拓扑的实际应用中，为了抑制Stub过长和分支太多对主干信号的反射干扰，以及加强主干信号驱动能力，一般在末端预留端接电阻电路。末端下拉电阻会增大IO口驱动功耗，所以采用末端上拉电阻的方式进行端接。计算信号驱动部分的戴维南等效电压作为上拉电压Vtt，Rt为驱动部分的等效电阻，通常上拉电压取值为IO驱动电压的一般，即Vtt=Vddr/2。

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