Verilog MIPS32 CPU（二）-- Regfiles

• Verilog MIPS32 CPU（一）-- PC寄存器
• Verilog MIPS32 CPU（二）-- Regfiles
• Verilog MIPS32 CPU（三）-- ALU
• Verilog MIPS32 CPU（四）-- RAM
• Verilog MIPS32 CPU（五）-- CP0
• Verilog MIPS32 CPU（六）-- MDU
• Verilog MIPS32 CPU（七）-- DIV、DIVU
• Verilog MIPS32 CPU（八）-- 控制器

module RegFiles(
        input clk,
        input rst,
        input we,
        input [:] raddr1,
        input [:] raddr2,
        input [:] waddr,
        input [:] wdata,
        output [:] rdata1,
        output [:] rdata2
        );

    reg [:] data [:];

    always@(posedge clk or posedge rst) begin
        if(rst)  for(i=;i<;i=i+) begin
            data[i]<='b0;
        end
        else begin
            if(we&&waddr!='b0) data[waddr]<=wdata;
        end
    end

endmodule