基于FPGA的数字钟设计---第三版---郝旭帅电子设计团队

本篇为各位朋友介绍基于FPGA的数字钟设计---第三版。

功能说明：

1. 在数码管上面显示时分秒（共计六个数码管，前两个显示小时；中间两个显示分钟；最后两个显示秒）。

2. 利用按键可以切换24/12小时制（默认24小时制）。

3. led1的亮灭表示24小时制（亮）还是12小时制（灭）。

4. led2的亮灭表示上午（亮）还是下午（灭），24小时制时，一直灭。

5. 增加调整按键和加减按键。

6. 调整按键不按下时，正常显示时分秒。
   
   按下第一次，进入调整状态，时间停止，并且小时开始闪烁，通过加减按键可以进行调整。
   
   按下第二次，分钟开始闪烁，通过加减按键可以进行调整。
   
   按下第三次，秒开始闪烁，通过加减按键可以进行调整。
   
   按下第四次，进入正常运行状态。
   
   后续再按下时，重复以上的过程

使用平台：本次设计应用Altera的平台设计（芯片：EP4CE10F17C8N）。

仿真平台：Modelsim。

作者QQ：746833924

说明：本篇设计中不涉及到IP和原语，代码在其他平台依然可以适用；当其他板卡电路不同时，会导致不同的现象出现，如有需要修改代码请联系作者；如需作者使用的板卡，请联系作者；

设计思想如下：

key_ctrl模块负责将外部的按键信号进行消抖，并且产生对应边沿变化时的脉冲；digital_clock_ctrl模块负责根据脉冲信号和设计逻辑产生对应数字逻辑和led的状态；seven_tube_drive（七段数码管驱动）模块负责将digital_clock_ctrl模块产生的数字逻辑显示到数码管上。

key_ctrl模块设计思想为：按键信号是由外部机械式按键产生，每次按下或者抬起时，会产生一定的抖动。如果直接对其进行边沿检测就会导致多次触发。故而需要设计按键消抖，进而对消抖之后的波形进行边沿检测。消抖原理为：外部按键信号发生改变后，如果能够持续20ms，没有新的改变，就认为此次改变不是抖动，而是真正的按下，然后进行采样即可。

digital_clock_ctrl模块的设计思想：首先根据外部的调整脉冲，确定工作状态。

24小时进制和12小时进制在外部按键按下时切换；分和秒的显示没有改变，小时的显示需要调整。24小时制时，正常显示；12小时制时，时大于11时，需要减去12；并且利用led2进行表是为上午还是下午。

如果在调整模式中，启动一个一秒钟的计时器。



分钟和小时类似，在这里不在赘述。

在正常模式下将需要显示的时、分、秒的十位和个位计算出来。在对应的调整模式下，需要前半秒输出对应的数字，后半秒输出全F。在数码管驱动中，当输入正常数字0~9显示数字，当输入F时数码管熄灭，此时数码管就闪烁起来了。

所有的逻辑在复位时，可以给予各种值，下板时，通过按下复位，可以让数字钟从自己想要的时间开始运行。

以上即为digital_clock_ctrl模块的设计思想；

七段数码管为普通六位一体的共阳极数码，采用动态驱动的方式，在此不再赘述。

下板后（下板成功，按下复位并释放，复位的时间设置为上午11时59分50秒），我们就可以看到数字钟的运行情况。
当然我们也可以使用按键进行调节到我们想要的任何时间点。
下板后，led1点亮（24小时制），经过10秒后，可以看到12时0分0秒。

下板后，演示视频（链接）如下：

https://www.bilibili.com/video/BV1FT4y1x7RQ/?vd_source=b5405faeab8632f02533bcbfc5e52e55

 本设计所有内容（设计代码、设计工程）链接为：

链接：https://pan.baidu.com/s/1Bo6GK1bm1vDXfahwZusKVg

提取码：i9xj

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