PCI Express

1.1课题研究背景

在目前高速发展的计算机平台上，应用软件的开发越来越依赖于硬件平台，尤其是随着大数据、云计算的提出，人们对计算机在各个领域的性能有更高的需求。日常生活中的视频和图像信息包含大量的数据，对此计算机对这些海量信息的实时处理、高效传输和大容量存储都是今后计算机发展的趋势和目标。

总线是由多个部件和设备所共享的，是计算机通信接口的重要技术。为了简化硬件电路设计、简化系统结构，通常用一组线路配置适当的接口电路，与各部件和外围设备连接，这组共用的连接线路称为总线。采用总线结构便于部件和设备的扩充，制定统一的总线协议有利于不同设备之间实现互连，而无需修改当前的驱动程序和应用程序软件。总系按物理位置可分为，片内总线、元器件级总线、系统总线和外部总线。

计算机的硬件系统主要由存储器、运算器、控制器、输入输出设备等部件组成，系统总线是连接这些设备组件的神经网络[1]，是中央处理器（Central Processing Unit，CPU）与其他部件间数据、地址、控制信息传送的共享通道。按传送的内容系统总线可分为数据总线（Data Bus，DB）、地址总线（Address Bus，AB）、控制总线（Control Bus，CB）。数据总线用于CPU与主存储器和输入输出接口之间传送数据信息，地址总线，控制总线。

系统总线主要总要有处理器总线和I/O总线

系统总线技术作为计算机快速发展的基础，其实质是计算机发展的一个缩影。

在计算机技术不断发展的同时，显卡、内存、硬盘等功能部件得到了显著成就，处理器的主频也越来越高。相比之下，I/O总线的发展较为缓慢，大致只经过了ISA、VISA,PCI、AGP和PCI EXPRESS三个阶段。

PCI Express是继前两代总线后的第三代I/O总线,是目前最新的总线和接口标准，已经全面覆盖了PCI和AGP插槽，而且还有河大的发展潜力，在兼容PCI关键特性的同时将原来并行总线的实现方式改为串行总线，使共享带宽变为独占带宽。PCI Express 有很多种规格，从PCI Express 1X到PCI Express 16X ,能满足现状和将来一定时间内出现的低速设备和高速设备的需求。PCI Express在逻辑上自上而下划分为事务层（TLP）、数据链路层（DLLP）、物理层（PLP）,采用分层传输协议和数据包来进行数据的传输。PCI Express是点对点、高速、高性能、单--双共、差动信令链路。

链路：从一个结点到相邻结点的物理线路，PCI Express链路是两个设备之间的物理连接

差动信令：

Hard Memory Controller and Hard PHY

硬存储器控制器和硬物理层

PHY  physical layer 物理层; physical layer interface 物理层接口

Intel® Arria® 10 Avalon-MM DMA

Interface for PCIe* Solutions User

Guide

英特尔®阿里亚10®Avalon总线的DMA

PCIe *解决方案的用户界面

指南

Intel美国英特尔公司，以生产CPU芯片著称; intelligence 智力，智能

DMA Interface直接存储存取接口; 存储票接存取接口

PCIe总线和接口标准(Peripheral Component Interface Express)

PCI Express

支持的最大直接存储器存取 (DMA) 量现高达 1 MB，大幅提高了 DMA 数据在读和写方向的传输效率

在 Arria 10 及所有 28 nm 器件上实现

支持 128 位和 256 位 Avalon 内存映射 DMA 接口

适合 Arria 10 器件的单根 I/O 虚拟化 (SR-IOV) 可随时投产，以全面量化数据中心的资产利用率。欲了解更多详情，请访问 PCI Express 产品页面并点击 SR-IOV 用户指南。

According to the PCI Express protocol, the whole design is mainly divided into the transaction layer and data link layer.

根据PCI Express的分层协议，整个设计主要分为数据事务层和数据链路层两个部分。

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