从7nm到5nm,半导体制程

芯片的制造工艺常常用XXnm来表示,比如Intel最新的六代酷睿系列CPU就采用Intel自家的14nm++制造工艺。所谓的XXnm指的是集成电路的MOSFET晶体管栅极的宽度,也被称为栅长。栅长越短,则可以在相同尺寸的硅片上集成更多的晶体管。

目前,业内最重要的代工企业台积电、三星和GF(格罗方德),在半导体工艺的发展上越来越迅猛,10nm制程才刚刚应用一年半,7nm制程便已经好似近在眼前,上个月雷锋网刚刚还报道过下一代iPhone A12处理器将使用台积电7nm制程生产的消息。

当半导体工艺继续向前演进时,由于随着晶体管尺寸逐渐缩小至接近物理极限,在各种物理定律的束缚下,半导体工厂如同戴着镣铐跳舞,因此在几家厂商纷纷出现“异常状况”:本应属于整代工艺的16nm制程被台积电所用,Intel的14nm制程字面上却应该属于半代工艺的范畴。再接下来,几家则不约而同的选择了10nm->7nm->5nm的路线,整代和半代的区别自此成为历史。

2020年,半导体制程工艺实现了技术性跳跃,从7nm迈入了5nm,能够同台PK的玩家仅剩台积电和三星。对于5nm技术进展,台积电在4月16日的财报会议上表示,台积电5nm将于2020年下半年大规模量产,预计全年可贡献约10%的营收。而7nm与6nm将带来30%的营收。

另一边,三星也在加码投资部署5nm制程工艺,预计6月底5nm EUV生产线就能建设完毕,最快今年年底开始生产5nm。可以看到,今年的芯片制程工艺之争中,最令人瞩目的不是7nm,也不是6nm,而是5nm。

7nm与5nm差距

半导体制程技术从7nm迈入5nm,将为芯片性能及工艺效率等带来极大程度的提升。尺寸越小意味着在相同面积之内可以储存更多的晶体管,从而达到更快的运行速度,并降到能耗。

制程工艺的进步将会为芯片带来哪些属性的提升呢?5nm制程工艺目前还没有商用,我们不妨用10nm和7nm做个对比。以华为麒麟处理器来看,从麒麟970(台积电10nm制程工艺)到麒麟980(台积电7nm制程工艺),其晶体管数量从55亿上升至69亿,同比增长25.5%,这也导致其CPU性能提升50%、GPU性能提升100%、NPU性能也提升了100%。当然,制程工艺的提升除了会改变处理器的性能外,还会降低功耗、缩短产品研发周期等,这也是行业不断提升芯片制程工艺的原因所在。

按照全球IC晶圆厂技术演进路线来看,在2020年这个时间节点上,仅台积电和三星实现5nm量产。其中,格罗方德和联电基本已经放弃了7nm制程工艺的研发;英特尔目前还在研发7nm;中芯国际的7nm制程工艺将于2020年年底实现量产。

在对比台积电和三星两家5nm工艺方面,由于两家企业对制程工艺定义的标准不同,很难界定孰好孰坏。但根据此前双发公布的信息来看,他们5nm主要的对比对象是上一代的7nm工艺,我们不妨先来看看两家企业7nm技术的差异化。

从工艺数据方面来看,国际公认的半导体专家和IC Knowledge的创始人Scotten Jones 给出的对比如下:

基于此数据,Scotten Jones得出的结果是,这两家7nm工艺在晶体管密度上非常接近,但台积电的产能会高于三星。也就是说,三星第三代7nm工艺与台积电第二代7nm工艺相当,那么他们5nm工艺究竟如何呢?

三星暂时落后

三星电子高管在2020年3月份的股东大会上曾表示,三星与台积电在代工业务方面存在差距,但三星将利用新工艺的领先优势来发展代工业务。这也暗示着,三星即将量产的5nm工艺与台积电的存在着差距。

早在2019年4月16日,三星便宣布5nm FinFF工艺技术已开发完成,可以为用户提供样品,预计将在2020年下半年量产。

具体来看,三星曾透漏,5nm工艺将使用相同的7LPP晶体管SRAM并提供GR兼容性。5LPE与7LPP相比具有许多优势,具体取决于选择的迁移路径。通过增强晶体管的改进,三星声称在使用5LPE 7.5T库时其7LPP工艺的性能提高了10%。同时,三星还增加了单鳍器件低泄漏器件,它们可将功耗降低20%

据韩国商业报报道,三星正加速在韩国华城建造的5nm工厂,预计6月份完成建设,最快年底可以生产5nm工艺,目前三星收到了高通的订单,以现在的时间线来推算,三星可以在年底量产高通X60 5G调制解调器芯片组。

除了高通外,谷歌也正式宣布,公司自研的SOC已经流片,将有望在Pixel系列手机上搭载。这颗芯片代号叫“Whitechapel”,搭载的是8核CPU,将采用三星5nm工艺制程。

另外,据韩国商业报报道,由于受疫情影响,荷兰ASML公司很难将设备出口,这给三星、台积电等在内的全球半导体厂商带来了负面影响。业内人士表示,荷兰ASML设备交付影响了三星、台积电这两家巨头的研发、生产进度,其中三星遭受的损失会更大。由于三星去年购买的EUV设备部分用于DRAM生产,导致量产5nm工艺所需的EUV设备数量不够,与台积电相比有较大差距。

台积电遥遥领先

在5nm晶体管密度方面,据台积电此前透漏,台积电5nm将继续使用荷兰ASML EUV光刻机,相比于第一代7nm晶体管密度可猛增80%(相比第二代则是增加50%)。

关于这一点,WikiChips也根据台积电一篇论文中的晶体管结构侧视图给出了分析结果,台积电5nm的栅极间距为48nm,金属间距则是30nm,鳍片间距25-26nm,单元高度约为180nm,照此计算,台积电5nm的晶体管密度将是每平方毫米1.713亿个。相比于初代7nm的每平方毫米9120万个,这一数字增加了足足88%,而台积电官方宣传的数字是84%。

相比初代7nm工艺,台积电曾透漏5nm将提供1.8倍的密度,实现15%-30%的性能提升,其中,5nmHPC选项将提供最高达25%的性能提升

在设备方面,台积电计划为5nm开设一座新的晶圆厂Fab 8,重新引入多台新光刻机,但是目前EUV光刻机的平均日常功率只有145W,部分可以持续几周做到250W,都不足如完全投入商用,预计2020年下半年才能达到300W,这与台积电5nm工艺量产规划相符。

在客户方面,台积电曾透漏,5nm订单已经满载,客户包括苹果、华为海思、AMD、比特大陆等。据中国台湾经济日报报道,受疫情持续发酵影响,华为已经砍掉了部分台积电代工的麒麟1020处理器订单,而这部分5nm订单已被苹果填补。报道还指出,苹果还要求台积电在2020年第四季度追加1万片产能,和AMD等公司抢夺下半年5nm二代制程产能。

总结

具体来看,三星与台积电的5nm工艺在晶体管密度、性能提升、功耗、量产时间及规模方面都有很大的差距。但我们看到,5nm之后还有3nm甚至2nm,三星在3nm工艺的表现能否超越台积电,以及中芯国际是否能够赶上三星和台积电在制程工艺技术的步伐,值得期待!

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