FPGA 设计流程，延迟，时间

流程：每个时钟周期可以传输的数据比特。
延迟：从输入到时钟周期的输出数据需要经验。
时间：两个元件之间的最大延迟，最高时钟速度。

1 採用流水线能够提高 流量；
比如计算X^3,迭代结构


流水线：
此时 
流量=8/1
时滞=3
时序=乘法器延迟
2 假设要求低时滞则能够去掉寄存器

3 减少时序，提高时钟频率的方法

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