58.xilinx原语DCM,PLL的使用
DCM_BASE
基本数字时钟管理模块的缩写,是相伴和频率可配置的数字锁相环电路,常用于FPGA系统中复杂的时钟管理。
如需要频率和相位动态配置,则可以选用DCM_ADV原语,如需要相位动态偏移,可使用DCM_PS原语。
Eg. DCM_BASE #
(
.CLKDV_DIVIDE(2.0), //CLKDV分频比可以设置为1.5,2.5,3.0,3.5,14.0,15.0等
.CLKFX_DIVIDE(1), //can be any integer from 1 to 32 CLKFX信号的分配比
.CLKFX_MULTIPL(4), //CLKFX的倍频比,可为2到32之间的任意整数
.CLKIN_DIVIDE_BY_2("FALSE",) //输入信号2分频的使能信号,可设置为TRUE/FALSE
.CLKIN_PERIOD(10.0), //指定输入时钟的周期,单位为ns,数值范围为1.25~1000.00
.CLKOUT_PHASE_SHIFT("NONE"), //指定移相模式,可设置为NONE/FIXED
.CLK_FEEDBACK("1X"), //指定反馈时钟的频率,可设置为NONE/1X/2X,相应频率关系都是针对CLK0而言
.DCM_PERFORMANCE_MODE("MAX_SPEED"), //DCM模块性能模式,可设置为MAX_SPEED/MAX_RANGE
.DESKEW_ADJUST("SYSTEM_SYNCHRONOUS"), //抖动调整,可设置为源同步,系统同步或0-15之间能任意整数
.DFS_FREQUENCY_MODE("LOW"), //数字频率合成模式,可设置为LOW/HIGH两种模式
.DLL_FREQUENCY_MODE("LOW"), //DLL频率模式,可设置为LOW/HIGH/HIGH_SER
.DUTY_CYCLE_CORRECTION("TRUE"), //设置是否采用双周期校正,可设置为TRUE/FALSE
.FACTORY_JF(16'hf0f0), //16比特的JF因子参数
.PHASE_SHIFT(0), //固定相移数值,可设置为-255~1023之间任意整数
.STARTUP_WAIT("FALSE") //等DCM锁相后再延时配置DONF管脚,可设置为TRUE/FALSE
)
DCM_BASE_inst (
.CLK0(CLK0), //0度移相的DCM时钟输出
.CLK180(CLK180), //180度移相的DCM时钟输出
.CLK270( CLK270), //270度移相的DCM时钟输出
.CLK2X( CLK2X ), //dcm模块的2倍频输出
.CLK2X180( CLK2X180 ), //经过180度相移的DCM模块2倍频输出
.CLK90( CLK90 ), //90度移相的DCM时钟输出
.CLKDV ( CLKDV ), //DCM模块的分频输出,分频比为CLKDV_DIVIDE
.CLKFX( CLKFX ), //DCM合成时钟输出,分频比为(M/D)
.CLKFX180( CLKFX180 ), //180度移相的DCM合成时钟输出
.LOCKED ( LOCKED ), //DCM锁相状态输出信号
.CLKFB ( CLKFB ), //DCM模块的反馈时钟信号
.CLKIN ( CLKIN ), //DCM模块的时钟输入信号
.RST ( RST ) //DCM模块的异步复位信号
);
PLL_BASE xilinx低端FPGA中都用DCM,高级一点的都用PLL,使用PLL时,输出时钟
Clk_out=Clkin*Mult/DIVCLK_DIVIDE/CLKOUTx_DIVIDE;
Eg. PLL_BASE #
(
.BANDWIDTH("OPTIMIZED"), //HIGH/LOW/OPTIMIZED
.CLKFBOUT_MULT(2), //Multiplication factor for all output clocks
.CLKFBOUT_PHASE(0.0), //Phase shift degress of all output clocks
.CLKIN_PERIOD(0.000), //clock period(ns) of input clock on clkin
.CLKOUT0_DIVIDE(5), //Division factor for CLKOUT0 (1 to 28)
.CLKOUT0_DUTY_CYCLE(0.5), //duty cycle for CLKOUT0 (0.01 TO 0.99)
.CLKOUT0_PHASE(0.0), //phase shift degrees for CLK1UT0 (0.0 TO 360.0)
.CLKOUT1_DIVIDE(1), //Division factor for CLKOUT1 (1 to 28)
.CLKOUT1_DUTY_CYCLE(0.5), //duty cycle for CLKOUT1 (0.01 TO 0.99)
.CLKOUT1_PHASE(0.0), //phase shift degrees for CLKOUT2 (0.0 TO 360.0)
.CLKOUT2_DIVIDE(1), //Division factor for CLKOUT2 (1 to 28)
.CLKOUT2_DUTY_CYCLE(0.5), //duty cycle for CLKOUT2 (0.01 TO 0.99)
.CLKOUT2_PHASE(90), //phase shift degrees for CLKOUT2 (0.0 TO 360.0)
.CLKOUT3_DIVIDE(2), //Division factor for CLKOUT3 (1 to 28)
.CLKOUT3_DUTY_CYCLE(0.5), //duty cycle for CLKOUT3 (0.01 TO 0.99)
.CLKOUT3_PHASE(0.0), //phase shift degrees for CLKOUT3 (0.0 TO 360.0)
.CLKOUT4_DIVIDE(1), //Division factor for CLKOUT4 (1 to 28)
.CLKOUT4_DUTY_CYCLE(0.5), //duty cycle for CLKOUT4 (0.01 TO 0.99)
.CLKOUT4_PHASE(0.0), //phase shift degrees for CLKOUT4 (0.0 TO 360.0)
.CLKOUT5_DIVIDE(5), //Division factor for CLKOUT5 (1 to 28)
.CLKOUT5_DUTY_CYCLE(0.5), //duty cycle for CLKOUT5 (0.01 TO 0.99)
.CLKOUT5_PHASE(0.0), //phase shift degrees for CLKOUT5 (0.0 TO 360.0)
.COMPENSATION("SYSTEM_SYNCHRONOUS"), //SYSTEM_SYNCHRONOUS/SOURCE_SYNCHRONOUS/INTERNAL/EXTERNAL
//DCM2PLL/PLL2DCM
.DIVCLK_DIVIDE(1), //division factor for all clocks (1 to 52)
.REF_JITTER(0.100) //input reference jitter (0.000 to 0.999 U1%)
)
pll2_inst (
.CLKFBOUT ( CLKFBIN ),//General output feedback signall
.CLKOUT0 ( clk_100M ),
.CLKOUT1 (),
.CLKOUT2 (),
.CLKOUT3 (),
.CLKOUT4 (),
.CLKOUT5 (),
.LOCKED ( ),
.CLKFBIN ( CLKFBIN ), //CLOCK feedback input
.CLKIN ( clk ), //clock input
.RST ( ~rst_n ) //asynchronous pll reset
);
58.xilinx原语DCM,PLL的使用的更多相关文章
- Xilinx原语学习之时钟资源相关原语
一直来,都是使用Vivado中自带的GMIItoRGMII IP核来完成GMII转RGMII的功能:尽管对GMII及RGMII协议都有一定的了解,但从没用代码实现过其功能.由于使用IP时,会涉及到MD ...
- Xilinx器件原语
原语,其英文名为primitive,是FPGA厂商针对其器件特征开发的一系列常用模块的名称.原语是FPGA芯片中基本元件,代表FPGA中实际拥有的硬件逻辑单元,如LUT,D触发器,RAM等.相当于软件 ...
- Lattice系列FPGA入门相关0(Lattice与Altera、Xilinx对比及入门)
需求说明:Lattice系统FPGA入门 内容 :Lattice与Altera.Xilinx对比 来自 :时间的诗 1.Lattice与Altera.Xilinx对比 latt ...
- Xilinx FPGA编程技巧之常用时序约束详解
1. 基本的约束方法 为了保证成功的设计,所有路径的时序要求必须能够让执行工具获取.最普遍的三种路径为: 输入路径(Input Path),使用输入约束 寄存器到寄存器路径(Register-to ...
- xilinx仿真库的作用(原创)
① secureip库:硬核(HARD IP)仿真(功能仿真和时序仿真)模型(hard IP simulation model),比如PowerPC.PCIE.SRIO.DDR等.Simulation ...
- FPGA芯片内部硬件介绍
FPGA芯片内部硬件介绍 FPGA(Filed programmable gate device):现场可编程逻辑器件 FPGA基于查找表加触发器的结构,采用SRAM工艺,也有采用flash或者反熔丝 ...
- Mdoelsim10.4怎么脚本单独仿真ISE14.7 IP核
软件版本: Modelsim10.4SE ISE14.7 仿真IP:时钟管理IP(clock wizard) 流程: 1.对于Modelsim10.4SE,并不自带Xilinx家的仿真库,因此首先 ...
- GTX的生成(包括COMMON)
GTX的生成(包括COMMON) 1.每一个GTX Quad需要一个GTX common,同时GTX common只包含有QPLL,不包含CPLL. 2.kintex-7设备只支持GTX 3.参考时钟 ...
- IC设计笔试面试小问题总结(随时更新)-IC设计笔记(三)
都是一些细节性问题,放在一起记忆,一问一答的形式,有任何问题欢迎文章上方微博讨论,多思多想. 1.What makes the difference between Run time and CPU ...
随机推荐
- Exceeded maximum number of retries. Exceeded max scheduling attempts 3 for instance
Exceeded maximum number of retries. Exceeded max scheduling attempts 3 for instance
- WF4.0 自定义CodeActivity与Bookmark<第三篇>
一.自定义CodeActivity CodeActivity用于自定义一段代码,可实现你自己写的任意功能. 要注意的有两点: 1.自定义CodeActivity必须继承自CodeActivity; 2 ...
- .net分页控件webdiyer:AspNetPager
首先下载:AspNetPager.dll AspNetPager.xml 放到bin目录下 页面添加<%@ Register Assembly="AspNetPager" ...
- gdb调试工具使用方法分享
刚才看了一个CSDN上分享gdb调试工具使用的教程,讲得非常好,推荐到这里: http://blog.csdn.net/liigo/article/details/582231
- openssl mac中使用终端生成RSA私钥和公钥文件
RSA密钥生成命令生成RSA私钥openssl>genrsa -out rsa_private_key.pem 1024生成RSA公钥openssl>rsa -in rsa_private ...
- 解决Android sdk更新不能下载或下载内容过慢
Android Android SDK 配置步骤 启动 Android SDK Manager ,打开主界面,依次选择「Tools」.「Options...」,弹出『Android SDK Manag ...
- 在VMware中安装RHEL6.2(下)—— RHEL系统安装
一. 打开安装好的虚拟机,因为上一篇我们未设置任何RHEL的安装源,所以它会如下图提示: 二. 图上标识为两种更改光盘设置的方法,物理或虚拟光盘皆可. 1. 选择①: 2. 选择②,点击设置...: ...
- Tomcat启动过程(三):从SocketProcessor到Container
1.Http11Protocol中的内部类Http11ConnectionHandler,执行其process方法 if (processor == null) { processor = creat ...
- linux下多ISP的策略路由
http://kerry.blog.51cto.com/172631/385578/ 修改/etc/iproute2/rt_tables 先在 /etc/iproute2/rt_tables 下建兩個 ...
- AWS学习之EC2
1.AWS简介 AWS(Amazon Web Services )提供了一整套云计算服务,让您能够构建复杂.可扩展的应用程序.如今,成千上万各种规模的客户都在使用这些云计算服务,它们涉及各个行业,包括 ...