利用Synplify Pro 加时钟约束的问题
可以改名称为"design.ucf"加成新约束。
在使用Xilinx ISE进行综合时,可以与Synplify Pro软件配合,实现较高的综合性能。但是,有时会出现如下问题:
“Error synplicity.ucf is already in the project, it cannot be added again”。即synplicity.ucf无法加进去。这
会引起检查时的担心。通常需要加进去,才能准确地布局布线。该问题可能和Xilinx ISE的版本以及操作系统有关。
此外,如果不用synplicity.ucf, 而采用自定义的.ucf文件,一般需要添加如下语句:INST "portname" IOB=FALSE;
否则会极大影响布局布线。可以参考synplicity.ucf. 以免失误。
修改器件后,同类型的RAM等元件需要重新生成,以布局布线。
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