Verilog之delay的两种用法(inter/intra)
verilog语言中有两种延迟方式:inter-delay和intra-delay,关于inter和intra。这两个英文前缀都有“内部,之间”的意思,但又有所不同。inter表达不同事物之间,intra表达同类事物之间,两者具体的含义请细细体会:)。以阻塞式赋值为例(block assignment):
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