Verilog Language

1 Basics

1.1 Wire

  1. module top_module( input in, output out );
  2.     assign out = in;
  4. endmodule

1.2 Wire4

  1. module top_module(
  2.     input a,b,c,
  3.     output w,x,y,z );
  5.     assign w = a;
  6.     assign x = b;
  7.     assign y = b;
  8.     assign z = c;
  10. endmodule

1.3 Notgate

  1. module top_module( input in, output out );
  3.     assign out =~in;
  4. endmodule

1.4 Andgate

  1. module top_module(
  2.     input a,
  3.     input b,
  4.     output out );
  6.     assign out = a&b;
  7. endmodule

1.5 Norgate

  1. module top_module(
  2.     input a,
  3.     input b,
  4.     output out );
  6.     assign out = ~(a|b);
  7. endmodule

1.6 Xnorgate

  1. module top_module(
  2.     input a,
  3.     input b,
  4.     output out );
  6.     assign out = ~((~a&b)|(a&~b));
  7. endmodule

1.7 Declaring wires

  1. `default_nettype none
  2. module top_module(
  3.     input a,
  4.     input b,
  5.     input c,
  6.     input d,
  7.     output out,
  8.     output out_n   ); 
  10.     wire e,f;
  11.     wire out_0;
  13.     assign e = a&b;
  14.     assign f = c&d;
  16.     assign out_0 = e|f;
  18.     assign out_n = ~out_0;
  19.     assign out = out_0;
  21. endmodule

1.8 7458

  1. module top_module (
  2.     input p1a, p1b, p1c, p1d, p1e, p1f,
  3.     output p1y,
  4.     input p2a, p2b, p2c, p2d,
  5.     output p2y );
  7.     wire a,b,c,d;
  9.     assign a = p1c&p1b&p1a;
  10.     assign b = p2a&p2b;
  11.     assign c = p2c&p2d;
  12.     assign d = p1f&p1e&p1d;
  14.     assign p2y = b|c;
  15.     assign p1y = a|d;
  17. endmodule

2 Vector

2.1 Vector0

  1. module top_module (
  2.     input wire [2:0] vec,
  3.     output wire [2:0] outv,
  4.     output wire o2,
  5.     output wire o1,
  6.     output wire o0  ); // Module body starts after module declaration
  8.     assign outv = vec;
  9.     assign o2 = vec[2];
  10.     assign o1 = vec[1];
  11.     assign o0 = vec[0];
  13. endmodule

2.2 Vector1

  1. `default_nettype none     // Disable implicit nets. Reduces some types of bugs.
  2. module top_module(
  3.     input wire [15:0] in,
  4.     output wire [7:0] out_hi,
  5.     output wire [7:0] out_lo );
  7.     assign out_hi = in[15:8];
  8.     assign out_lo = in[7:0];
  9. endmodule

2.3 Vector2

  1. module top_module(
  2.     input [31:0] in,
  3.     output [31:0] out );//
  5.     // assign out[31:24] = ...;
  6.     assign out[31:24] = in[7:0];
  7.     assign out[23:16] = in[15:8];
  8.     assign out[15:8] = in[23:16];
  9.     assign out[7:0] = in[31:24];
  11. endmodule

2.4 Vectorgates

  1. module top_module(
  2.     input [2:0] a,
  3.     input [2:0] b,
  4.     output [2:0] out_or_bitwise,
  5.     output out_or_logical,
  6.     output [5:0] out_not
  7. );
  9.     assign out_or_bitwise = a|b;
  10.     assign out_or_logical = a||b;
  11.     assign out_not[5:3] = ~b;
  12.     assign out_not[2:0] = ~a;
  14. endmodule

2.5 Gates4

  1. module top_module(
  2.     input [3:0] in,
  3.     output out_and,
  4.     output out_or,
  5.     output out_xor
  6. );
  8.     assign out_and = in[3]&in[2]&in[1]&in[0];
  9.     assign out_or = in[3]|in[2]|in[1]|in[0];
  10.     assign out_xor = in[3]^in[2]^in[1]^in[0];
  12. endmodule

2.6 Vector3

  1. module top_module (
  2.     input [4:0] a, b, c, d, e, f,
  3.     output [7:0] w, x, y, z );//
  5.     reg[1:0] t;
  6. initial
  7.     begin
  8.     t = 2'b11;
  9.     end
  10.     // assign { ... } = { ... };
  11.     assign w[7:0] = {a[4:0],b[4:2]};
  12.     assign x[7:0] = {b[1:0],c[4:0],d[4]};
  13.     assign y[7:0] = {d[3:0],e[4:1]};
  14.     assign z[7:0] = {e[0],f[4:0],t};
  16. endmodule

2.7 Vectorr

  1. module top_module(
  2.     input [7:0] in,
  3.     output [7:0] out
  4. );
  5.     assign out = {in[0],in[1],in[2],in[3],in[4],in[5],in[6],in[7]};
  7. endmodule

2.8 Vector4

  1. module top_module (
  2.     input [7:0] in,
  3.     output [31:0] out );//
  5.     // assign out = { replicate-sign-bit , the-input };
  6.     assign out = {{24{in[7]}},in};
  8. endmodule

2.9 Vector5

  1. module top_module (
  2.     input a, b, c, d, e,
  3.     output [24:0] out );//
  5.     // The output is XNOR of two vectors created by
  6.     // concatenating and replicating the five inputs.
  7.     // assign out = ~{ ... } ^ { ... };
  8.     assign out[24:20] = ~{5{a}}^{a,b,c,d,e};
  9.     assign out[19:15] = ~{5{b}}^{a,b,c,d,e};
  10.     assign out[14:10] = ~{5{c}}^{a,b,c,d,e};
  11.     assign out[9:5] = ~{5{d}}^{a,b,c,d,e};
  12.     assign out[4:0] = ~{5{e}}^{a,b,c,d,e};
  14. endmodule

3 Modules:Hierarchy

3.1 Module

  1. module top_module ( input a, input b, output out );
  2.     mod_a U1(a,b,out);
  3. endmodule

3.2 Module pos

  1. module top_module (
  2.     input a,
  3.     input b,
  4.     input c,
  5.     input d,
  6.     output out1,
  7.     output out2
  8. );
  9.     mod_a U1(out1,out2,a,b,c,d);
  11. endmodule

3.3 Module name

  1. module top_module (
  2.     input a,
  3.     input b,
  4.     input c,
  5.     input d,
  6.     output out1,
  7.     output out2
  8. );
  9.     mod_a U1(.out1(out1),.out2(out2),.in1(a),.in2(b),.in3(c),.in4(d));
  11. endmodule

3.4 Module shift

  1. module top_module ( input clk, input d, output q );
  2.     wire d1,d2;
  3.     my_dff U1(clk,d,d1);
  4.     my_dff U2(clk,d1,d2);
  5.     my_dff U3(clk,d2,q);
  7. endmodule

3.5 Module shift8

  1. module top_module (
  2.     input clk,
  3.     input [7:0] d,
  4.     input [1:0] sel,
  5.     output [7:0] q
  6. );
  7.     wire [7:0] q0,q1,q2;
  9.     my_dff8 U0(clk,d,q0);
  10.     my_dff8 U1(clk,q0,q1);
  11.     my_dff8 U8(clk,q1,q2);
  13.     always @(sel)begin
  14.         case(sel)
  15.             2'b00:
  16.                 q = d;
  17.             2'b01:
  18.                 q = q0;
  19.             2'b10:
  20.                 q = q1;
  21.             2'b11:
  22.                 q = q2;
  23.             default:
  24.                 q = 0;
  25.         endcase
  26.     end
  28. endmodule

3.6 Module add

  1. module top_module(
  2.     input [31:0] a,
  3.     input [31:0] b,
  4.     output [31:0] sum
  5. );
  6.     wire cout1;
  7.     add16 U1( a[15:0], b[15:0], 0, sum[15:0], cout1 );
  8.     add16 U2( a[31:16], b[31:16], cout1, sum[31:16], );
  10. endmodule

3.6 Module fadd

  1. module top_module (
  2.     input [31:0] a,
  3.     input [31:0] b,
  4.     output [31:0] sum
  5. );//
  6.     wire cout1;
  7.     add16 U1( a[15:0], b[15:0], 0, sum[15:0], cout1 );
  8.     add16 U2( a[31:16], b[31:16], cout1, sum[31:16], );
  10. endmodule
  12. module add1 ( input a, input b, input cin,   output sum, output cout );
  14. // Full adder module here
  15.     assign sum = a^b^cin;
  16.     assign cout = (a&b)|(a&cin)|(b&cin);
  18. endmodule

3.7 Module cseladd

  1. module top_module(
  2.     input [31:0] a,
  3.     input [31:0] b,
  4.     output [31:0] sum
  5. );
  6.     wire cout1;
  7.     wire [15:0] sum0,sum1,sum_l,sum_h;
  8.     add16 U1( a[15:0], b[15:0], 0, sum_l, cout1 );
  9.     add16 U2( a[31:16], b[31:16], 0,sum0, );
  10.     add16 U3( a[31:16], b[31:16], 1,sum1, );
  11.     always @(*)begin
  12.         if(cout1)
  13.             begin
  14.             sum_h = sum1;
  15.             end
  16.         else
  17.             begin
  18.             sum_h = sum0;
  19.             end
  20.     end
  21.     assign sum = {sum_h,sum_l};
  23. endmodule

3.8 Module addsub

  1. module top_module(
  2.     input [31:0] a,
  3.     input [31:0] b,
  4.     input sub,
  5.     output [31:0] sum
  6. );
  7.     wire cout1;
  8.     wire [31:0] b1;
  9.     always @(*) begin
  10.         if(sub)
  11.             b1 = ~b;
  12.         else
  13.             b1 = b;
  14.     end
  15.     add16 U1( a[15:0], b1[15:0], sub, sum[15:0], cout1 );
  16.     add16 U2( a[31:16], b1[31:16], cout1, sum[31:16], );
  18. endmodule

4 Procedures

4.1 Alwaysblock1

  1. // synthesis verilog_input_version verilog_2001
  2. module top_module(
  3.     input a,
  4.     input b,
  5.     output wire out_assign,
  6.     output reg out_alwaysblock
  7. );
  8.     assign out_assign = a&b;
  9.     always @(*)begin
  10.         out_alwaysblock = a&b;
  11.     end
  13. endmodule

4.2 Alwaysblock2

  1. // synthesis verilog_input_version verilog_2001
  2. module top_module(
  3.     input clk,
  4.     input a,
  5.     input b,
  6.     output wire out_assign,
  7.     output reg out_always_comb,
  8.     output reg out_always_ff   );
  9.     assign out_assign = a^b;
  10.     always @(*)begin
  11.         out_always_comb = a^b;
  12.     end
  13.     always @(posedge clk)begin
  14.         out_always_ff = a^b;
  15.     end
  17. endmodule

4.3 Always if

  1. // synthesis verilog_input_version verilog_2001
  2. module top_module(
  3.     input a,
  4.     input b,
  5.     input sel_b1,
  6.     input sel_b2,
  7.     output wire out_assign,
  8.     output reg out_always   );
  9.     assign out_assign = (sel_b1&sel_b2)? b:a;
  10.     wire [1:0] sel;
  11.     assign sel = {sel_b1,sel_b2};
  13.     always @(*)begin
  14.         case(sel)
  15.             0:out_always = a;
  16.             1:out_always = a;
  17.             2:out_always = a;
  18.             3:out_always = b;
  19.         endcase
  20.     end
  22. endmodule

4.4 Always if2

  1. // synthesis verilog_input_version verilog_2001
  2. module top_module (
  3.     input      cpu_overheated,
  4.     output reg shut_off_computer,
  5.     input      arrived,
  6.     input      gas_tank_empty,
  7.     output reg keep_driving  ); //
  9.     always @(*) begin
  10.         if (cpu_overheated)
  11.         	shut_off_computer = 1;
  12.         else
  13.             shut_off_computer = 0;
  14.     end
  16.     always @(*) begin
  17.         if (~arrived)
  18.             keep_driving = ~gas_tank_empty;
  19.         else
  20.             keep_driving = 0;
  21.     end
  23. endmodule

4.5 Always case

  1. // synthesis verilog_input_version verilog_2001
  2. module top_module (
  3.     input [2:0] sel,
  4.     input [3:0] data0,
  5.     input [3:0] data1,
  6.     input [3:0] data2,
  7.     input [3:0] data3,
  8.     input [3:0] data4,
  9.     input [3:0] data5,
  10.     output reg [3:0] out   );//
  12.     always@(*) begin  // This is a combinational circuit
  13.         case(sel)
  14.             3'b000:out = data0;
  15.             3'b001:out = data1;
  16.             3'b010:out = data2;
  17.             3'b011:out = data3;
  18.             3'b100:out = data4;
  19.             3'b101:out = data5;
  20.             default:out = 0;
  21.         endcase
  22.     end
  24. endmodule

4.6 Always case2

  1. // synthesis verilog_input_version verilog_2001
  2. module top_module (
  3.     input [3:0] in,
  4.     output reg [1:0] pos  );
  5.     always @(*) begin
  6.         case(in)
  7.             4'b0000 : pos = 0;
  8.             4'b0001 : pos = 0;
  9.             4'b0010 : pos = 1;
  10.             4'b0011 : pos = 0;
  11.             4'b0100 : pos = 2;
  12.             4'b0101 : pos = 0;
  13.             4'b0110 : pos = 1;
  14.             4'b0111 : pos = 0;
  15.             4'b1000 : pos = 3;
  16.             4'b1001 : pos = 0;
  17.             4'b1010 : pos = 1;
  18.             4'b1011 : pos = 0;
  19.             4'b1100 : pos = 2;
  20.             4'b1101 : pos = 0;
  21.             4'b1110 : pos = 1;
  22.             4'b1111 : pos = 0;
  23.         endcase
  24.     end
  26. endmodule

4.7 Always casez

  1. // synthesis verilog_input_version verilog_2001
  2. module top_module (
  3.     input [7:0] in,
  4.     output reg [2:0] pos  );
  5.     always @(*)begin
  6.         casez(in)
  7.             8'bzzzzzzz1:pos=0;
  8.             8'bzzzzzz1z:pos=1;
  9.             8'bzzzzz1zz:pos=2;
  10.             8'bzzzz1zzz:pos=3;
  11.             8'bzzz1zzzz:pos=4;
  12.             8'bzz1zzzzz:pos=5;
  13.             8'bz1zzzzzz:pos=6;
  14.             8'b1zzzzzzz:pos=7;
  15.             default:pos=0;
  16.         endcase
  17.     end
  19. endmodule

4.8 Always nolatches

  1. // synthesis verilog_input_version verilog_2001
  2. module top_module (
  3.     input [15:0] scancode,
  4.     output reg left,
  5.     output reg down,
  6.     output reg right,
  7.     output reg up  ); 
  9.     always @(*)begin
  10.         up = 1'b0; down = 1'b0; left = 1'b0; right = 1'b0;
  11.     	case (scancode)
  12.         	16'he06b:left = 1;
  13.             16'he072:down = 1;
  14.             16'he074:right = 1;
  15.             16'he075:up = 1;
  16.             default: ;
  17.     	endcase
  18.     end
  20. endmodule

5 More Verilog Features

5.1 Conditional

  1. module top_module (
  2.     input [7:0] a, b, c, d,
  3.     output [7:0] min);//
  5.     // assign intermediate_result1 = compare? true: false;
  6.     wire [7:0] min1,min2;
  7.     assign min1 =(a<b)?  a: b;
  8.     assign min2 =(min1<c)? min1: c;
  9.     assign min =(min2<d)? min2: d;
  11. endmodule

5.2 Reduction

  1. module top_module (
  2.     input [7:0] in,
  3.     output parity);
  4.     assign parity = ^in[7:0];
  6. endmodule

5.3 Gates100

  1. module top_module(
  2.     input [99:0] in,
  3.     output out_and,
  4.     output out_or,
  5.     output out_xor
  6. );
  7.     assign out_and = &in[99:0];
  8.     assign out_or = |in[99:0];
  9.     assign out_xor = ^in[99:0];
  11. endmodule

5.4 Vector100r

  1. module top_module(
  2.     input [99:0] in,
  3.     output [99:0] out
  4. );
  5.     integer i;
  6.     always @(*)begin
  7.     	for(i = 0;i<100;i++)
  8.         	out[i] = in[99-i];
  9.     end
  11. endmodule

5.5 Popcount255

  1. module top_module(
  2.     input [254:0] in,
  3.     output [7:0] out );
  4.     integer i;
  5.     always @(*)begin
  6.         out = 0;
  7.         for(i=0;i<255;i++)
  8.             if(in[i]==1) out++;
  9.         	else out = out;
  10.     end
  12. endmodule

5.6 Adder100i

  1. module top_module(
  2.     input [99:0] a, b,
  3.     input cin,
  4.     output [99:0] cout,
  5.     output [99:0] sum );
  6.     integer i;
  8.     add8 L1(a[7:0],b[7:0],cin,sum[7:0],cout[7:0]);
  9.     add8 L2(a[15:8],b[15:8],cout[7],sum[15:8],cout[15:8]);
  10.     add8 L3(a[23:16],b[23:16],cout[15],sum[23:16],cout[23:16]);
  11.     add8 L4(a[31:24],b[31:24],cout[23],sum[31:24],cout[31:24]);
  12.     add8 L5(a[39:32],b[39:32],cout[31],sum[39:32],cout[39:32]);
  13.     add8 L6(a[47:40],b[47:40],cout[39],sum[47:40],cout[47:40]);
  14.     add8 L7(a[55:48],b[55:48],cout[47],sum[55:48],cout[55:48]);
  15.     add8 L8(a[63:56],b[63:56],cout[55],sum[63:56],cout[63:56]);
  16.     add8 L9(a[71:64],b[71:64],cout[63],sum[71:64],cout[71:64]);
  17.     add8 L10(a[79:72],b[79:72],cout[71],sum[79:72],cout[79:72]);
  18.     add8 L11(a[87:80],b[87:80],cout[79],sum[87:80],cout[87:80]);
  19.     add8 L12(a[95:88],b[95:88],cout[87],sum[95:88],cout[95:88]);
  21.     add1 P1(a[96],b[96],cout[95],sum[96],cout[96]);
  22.     add1 P2(a[97],b[97],cout[96],sum[97],cout[97]);
  23.     add1 P3(a[98],b[98],cout[97],sum[98],cout[98]);
  24.     add1 P4(a[99],b[99],cout[98],sum[99],cout[99]);
  26. endmodule
  28. module add1 ( input a, input b, input cin,   output sum, output cout );
  30. // Full adder module here
  31.     assign sum = a^b^cin;
  32.     assign cout = (a&b)|(a&cin)|(b&cin);
  33. endmodule
  35. module add8 ( input [7:0]a, input [7:0] b, input cin ,output [7:0] sum,output [7:0] cout);
  36.     add1 U1(a[0],b[0],cin,sum[0],cout[0]);
  37.     add1 U2(a[1],b[1],cout[0],sum[1],cout[1]);
  38.     add1 U3(a[2],b[2],cout[1],sum[2],cout[2]);
  39.     add1 U4(a[3],b[3],cout[2],sum[3],cout[3]);
  40.     add1 U5(a[4],b[4],cout[3],sum[4],cout[4]);
  41.     add1 U6(a[5],b[5],cout[4],sum[5],cout[5]);
  42.     add1 U7(a[6],b[6],cout[5],sum[6],cout[6]);
  43.     add1 U8(a[7],b[7],cout[6],sum[7],cout[7]);
  44. endmodule

5.8 Bcdadd100

  1. module top_module(
  2.     input [399:0] a, b,
  3.     input cin,
  4.     output cout,
  5.     output [399:0] sum );
  6.     wire [399:0] cout_tmp;
  7.     bcd_fadd U1(.a(a[3:0]), .b(b[3:0]), .cin(cin), .cout(cout_tmp[0]),.sum(sum[3:0]));
  8.     generate
  9.         genvar i;
  10.         for(i = 4; i < 400; i=i+4) begin : adder
  11.             bcd_fadd fadd(.a(a[i+3:i]), .b(b[i+3:i]), .cin(cout_tmp[i-4]), .cout(cout_tmp[i]),.sum(sum[i+3:i]));
  12.         end
  13.     endgenerate
  14.     assign cout = cout_tmp[396];
  16. endmodule

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