在verilog中关于inout口的设计方法

方法一：　　

在学习IIC的时候我们知道这么设计inout

　　inout   scl ；

　　reg    scl_reg ,  scl_en ;

　　scl  = scl_en ?   scl_reg : 1'dz ;

当scl_en 有效输出scl_reg 的波形，就是output，否则就是input。

方法二：

　　后来在工作中遇到了一个IIC的IP核 ，这个IIC的IP核接口是这样子的

 mi2c  U_mi2c(
         .CLK (clock),
         .NRST (reset),
         .A (a),
         .DI (di),
         .WR (wr),
         .SEL (sel),
         .ISCL (iscl),
         .ISDA (isda),
         .DA (da),
         .NOE (noe),
         .INTR (intr),
         .OSCL (oscl),
         .OSDA (osda)
         );

这个IP中，将IIC的input 和output分开了。并且没有上面说的使能scl_en。这下子我就懵了，经过一番苦心寻找，终于知道如何合并了，废话不多说，直接上代码，最后变成这个样子。

 module mi2c_top (
                 clock ,
                 reset,
                 a,
                 di,
                 wr,
                 sel,
                 scl,
                 sda,
                 da,
                 noe,
                 intr
                 );
 input         clock ,reset ;
 input [:] a ;
 input [:] di ;
 input          wr ,sel ;

 output [:] da ;
 output             noe ,intr ;

 inout tri1 scl ;
 inout tri1 sda ;

 wire isda,iscl,osda,oscl ;

 mi2c  U_mi2c(
         .CLK (clock),
         .NRST (reset),
         .A (a),
         .DI (di),
         .WR (wr),
         .SEL (sel),
         .ISCL (iscl),
         .ISDA (isda),
         .DA (da),
         .NOE (noe),
         .INTR (intr),
         .OSCL (oscl),
         .OSDA (osda)
         );

 assign  iscl = scl ;
 assign  isda = sda ;
 assign  scl  = (oscl == 'd0) ? 1'd0 : 'dz ;
 assign  sda  = (osda == 'd0) ? 1'd0 : 'dz ;        

 endmodule 

在modelsim中仿真可以看到，如果是高电平，会显示虚线，也就是弱上拉的意思。

方法三：

还有一种情况就是，如果是多bit线呢。我这里就有一个例子

wire [:]    IPMC_CPLD_D_O;
wire [:]    IPMC_CPLD_D_I;
wire         DATA_OUT_ENA ;
wire         DATA_INP_ENA ;
wire         DATA_IOP_ENA ; 

wire [7:0] IPMC_CPLD_D_O;  输出
wire [7:0] IPMC_CPLD_D_I;  输入
wire DATA_OUT_ENA ;         输出使能
wire DATA_INP_ENA ;          输入使能
wire DATA_IOP_ENA ;          片选使能

以上使能都是1有效

那么就需要这么干：

 reg [:]    IPMC_CPLD_D_I_reg;
 assign IPMC_CPLD_D = (DATA_IOP_ENA&DATA_OUT_ENA)?IPMC_CPLD_D_O:'dz ;
 assign IPMC_CPLD_D_I = IPMC_CPLD_D_I_reg;
 always @ (posedge CLOCK or negedge RST_N)
     if (!RST_N)
             IPMC_CPLD_D_I_reg <= 'd0;
     else if(DATA_IOP_ENA&DATA_INP_ENA)
             IPMC_CPLD_D_I_reg <= IPMC_CPLD_D; 

IPMC_CPLD_D 就是inout 口

小伙伴儿们，以后再也不用担心inout口了。

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