实现两个sym转一个sym
CVO输出如果是一个像素并行输出,选择内嵌人插入同步码。如果两个像素并行输出是不能选择内嵌的,只能选择分离的方式。如果把输出的并行数据给VIP并且要求是内嵌,那只能在内部转或者外部转。
这里是实现外部转换的方式。
程序是比较简单的,只是防止以后找不到程序反复得写而已。
实现过程是:
1、先把两个像素转换成一个像素
module sym2_2_sym1(
input clk_i,
input [:] h_sync_i,
input [:] v_sync_i,
input [:] de_i,
input [:] vin, input clk_o,
output h_sync_o,
output v_sync_o,
output [:] vout
);
reg de_i_r = 'b0;
reg cnt = 'b0;
reg [:] din_r = 'd0;
reg [:] h_sync_i_r = 'b00;
reg [:] v_sync_i_r = 'b00;
reg h_sync_r =;
reg v_sync_r = ;
reg [:] vout_r =;
/*********************************************************
检测de信号上升沿,用于指示每行第一个有效数据
**********************************************************/
always @( posedge clk_o )
begin
de_i_r <= de_i[]; end
wire pos_de = ({de_i_r,de_i[] } == 'b01 );
always @( posedge clk_o )
begin
cnt <= pos_de ? : ~cnt; end
/*********************************************************
由于de上升沿延时一个时钟周期,所以对数据也延时一个时钟周期
**********************************************************/
always @( posedge clk_o )
begin
din_r <= vin;
h_sync_i_r <= h_sync_i;
v_sync_i_r <= v_sync_i;
end
/*********************************************************
2转1
**********************************************************/ always @( posedge clk_o )
begin
vout_r <= cnt ? din_r[:] : din_r[:];
h_sync_r <= cnt ? h_sync_i_r[]: h_sync_i_r[];
v_sync_r <= cnt ? v_sync_i_r[] : v_sync_i_r[];
end assign h_sync_o = h_sync_r;
assign v_sync_o = v_sync_r;
assign vout = vout_r; endmodule
2、在像素中插入同步码
module seperate_2_embeded(
input clk,
input h_sync,//低电平有效
input v_sync,//低电平为有效区间
input f_sync,
input [:] h_black_len,
input [:] vin,
output [:] vout ); reg [:] h_r = ;
reg [:] v_r = ;
reg [:] vin_r1 = ;
reg [:] vin_r2 = ;
reg [:] vout_r = ;
(*keep*)reg [:] cnt = ;
wire [:] xyz ;
wire black_len_m4;
reg black_len_m4_dly = 'b0;
/************************************************************************
把行消隐区间的长度去掉4个
************************************************************************/
always @( posedge clk )
begin
h_r <= {h_r[:],h_sync};
v_r <= {v_r[:],v_sync};
end
assign black_len_m4 = h_r[] & h_sync;
/************************************************************************
找到上升沿与下降沿,即SAV与EAV的位置
************************************************************************/
always @( posedge clk )
begin
black_len_m4_dly <= black_len_m4;
end assign pos_black_len_m4 = {black_len_m4_dly,black_len_m4} == 'b01;
assign neg_black_len_m4 = {black_len_m4_dly,black_len_m4} == 'b10;
/************************************************************************
在SAV 和EAV位置计数
************************************************************************/
always @( posedge clk )
begin
if( pos_black_len_m4 | neg_black_len_m4 )
cnt <= ;
else if( cnt == )
cnt <= cnt;
else
cnt <= cnt + 'b1;
end always @( posedge clk )
begin
case( cnt )
'h0 :
vout_r <= 'hffff;
'h1 :
vout_r <= 'h0000;
'h2 :
vout_r <= 'h0000;
'h3 :
vout_r <= {{xyz[:]}};
default:vout_r <= data[];
endcase end reg[:] data[:];
reg [:] i;
generate
// genvar i;
always @( posedge clk )
begin
for(i = ;i <= ;i= i + )
data[i+] <= data[i];
end endgenerate always @( posedge clk )
begin
data[] <= vin;
end assign xyz = calc_xyz({'b0,v_r[0],h_r[0]});
assign vout = vout_r;
function [:] calc_xyz;
input [:] FVH;
case (FVH)
'b000 : calc_xyz = 10'h200;
'b001 : calc_xyz = 10'h274;
'b010 : calc_xyz = 10'h2ac;
'b011 : calc_xyz = 10'h2d8;
'b100 : calc_xyz = 10'h31c;
'b101 : calc_xyz = 10'h368;
'b110 : calc_xyz = 10'h3b0;
'b111 : calc_xyz = 10'h3c4;
endcase
endfunction endmodule
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