数据帧CRC32校验算法实现
本文设计思想采用明德扬至简设计法。由于本人项目需要进行光纤数据传输，为了保证通信质量要对数据进行校验。在校验算法中，最简单最成熟的非CRC校验莫属了。
得出一个数的CRC校验码还是比较简单的：
- 选定一个CRC生成多项式G(x)；
- 将发送数据左移K位，右侧补零（其中K为生成多项式最高次幂）；
- 用移位补零后的数据对G(x)进行模2除法（其实就是异或运算）；
- 用得到的余数即为该数据的CRC校验码；
发送端将移位补零后数据的低K位0替换成CRC校验码组成新的数据发送出去，接收端对带有校验码的数据对同样的G(x)做模2除法。由于发送端将余数加入在数据尾部，相当于已做了“去余”处理，故若数据传输正确时，接收端的模2除运算余数应为0。其中校验位数和生成多项式不是随便选定的，一般采用常用的标准形式。其中CRCK是指有K为校验位，不同位数对应不同的纠检错能力。之前本人在网上找到一篇关于CRC校验原理的文章，比较详细且浅显易懂：http://mp.weixin.qq.com/s/RNHLZGPD9Ysbxb1FNDn6EA
当刚看完这些资料，对CRC有了大概认识之后，我和很多初学的朋友们一样充满疑惑。CRC如何用硬件实现呢？如何对包含多个数据的数据帧进行校验呢？FCS又是如何在帧尾的下一个时钟周期就得到结果的呢？
最原始的实现方式是采用LFSR（线性反馈移位寄存器）来完成校验功能，以下是结构示意图：
寄存器个数等于G(x)最高次幂，图中gx表示链路通断，与多项式系数相对应：系数为1时连接，0则断开。数据在每个时钟周期从右侧输入1bit，且寄存器内数据右移一位。如此移位，反馈异或的过程即为待发送数据移位后对生成多项式做模2除的过程，故当全部数据位输入完毕，寄存器内部的值即为CRC校验码。我们以较简单的CRC8为例，其G(x) = x^8 + x^2 + x^1 + 1，根据上述分析得到：
reg2(i) = reg1(i-1)^reg7(i-1)^d(i)
reg1(i) = reg0(i-1)^reg7(i-1)^d(i)
reg0(i) = reg7(i-1)^d(i)
regk(i) = regk-1(i-1) (k!=0,1,2)
其中，i表示当前时刻，i-1表示上一时刻。数据位宽定为4bit，经过四个节拍，寄存器内部数据变化过程见表：
根据上述传递方程推导得出四个节拍后reg7~reg0保存的数值，试想一下：既然每个触发器内保存数值表达式已知，那么如果直接将第四行表达式赋值寄存器，下一个时钟节拍即可得到最终校验结果，而无需等待四个时钟节拍。这就是CRC校验的并行实现方式了！传统的CRC校验算法已经非常成熟，在使用过程中不需要完全自己推导公式，了解基本原理即可。至于代码，有做好的线上生成工具 http://www.easics.com/webtools/crctool 我们选定CRC8，并将数据位宽定义为4bit，验证上述推导过程是否正确。
生成源代码：
////////////////////////////////////////////////////////////////////////////////
// Purpose : synthesizable CRC function
// * polynomial: x^8 + x^2 + x^1 + 1
// * data width: 4
////////////////////////////////////////////////////////////////////////////////
module CRC8_D4; // polynomial: x^8 + x^2 + x^1 + 1
// data width: 4
// convention: the first serial bit is D[3]
function [:] nextCRC8_D4; input [:] Data;
input [:] crc;
reg [:] d;
reg [:] c;
reg [:] newcrc;
begin
d = Data;
c = crc; newcrc[] = d[] ^ c[];
newcrc[] = d[] ^ d[] ^ c[] ^ c[];
newcrc[] = d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[];
newcrc[] = d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[];
newcrc[] = d[] ^ d[] ^ c[] ^ c[] ^ c[];
newcrc[] = d[] ^ c[] ^ c[];
newcrc[] = c[];
newcrc[] = c[];
nextCRC8_D4 = newcrc;
end
endfunction
endmodule
代码中公式逻辑部分与表格中第四节拍中寄存器保存的数据一致，证明推导正确。
一个数据的校验大家应该已经掌握了，那如何对整个数据帧进行校验呢？可以看出代码中有data和crc两个数据接口，说明上一个数据的校验结果要作为下一个数据校验过程中移位寄存器的初值，如此循环往复在数据帧的下一拍就能输出整个数据帧的校验值了。关于CRC校验原理和逻辑实现方式已经告一段落。因数据帧校验对校验算法的纠检错能力要求较高，故采用CRC32。这里仅实现检错丢弃功能，即对接收端校验正确的数据帧保留，错误帧丢弃。同样由线上生成工具得到CRC32源代码（数据位宽32bit）：
//////////////////////////////////////////////////////////////////////////////// // Purpose : synthesizable CRC function
// * polynomial: x^32 + x^26 + x^23 + x^22 + x^16 + x^12 + x^11 + x^10 + x^8 + x^7 + x^5 + x^4 + x^2 + x^1 + 1
// * data width: 32 ////////////////////////////////////////////////////////////////////////////////
module CRC32_D32; // polynomial: x^32 + x^26 + x^23 + x^22 + x^16 + x^12 + x^11 + x^10 + x^8 + x^7 + x^5 + x^4 + x^2 + x^1 + 1
// data width: 32
// convention: the first serial bit is D[31]
function [:] nextCRC32_D32; input [:] Data;
input [:] crc;
reg [:] d;
reg [:] c;
reg [:] newcrc;
begin
d = Data;
c = crc; newcrc[] = d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
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newcrc[] = d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
newcrc[] = d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
newcrc[] = d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
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newcrc[] = d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
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newcrc[] = d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
nextCRC32_D32 = newcrc;
end
endfunction
endmodule
这推导一遍可要了命了！还好是现成的。代码以函数形式给出，我们对此稍作修改并补充好接口逻辑。
`timescale 1ns / 1ps module CRC32_D32(
input clk,
input rst_n,
input clr,//同步清零
input din_vld,
input [:] din, output reg dout_vld,
output reg [:] dout//crc校验结果
); // polynomial: x^32 + x^26 + x^23 + x^22 + x^16 + x^12 + x^11 + x^10 + x^8 + x^7 + x^5 + x^4 + x^2 + x^1 + 1
// data width: 32
// convention: the first serial bit is D[31]
// function [31:0] nextCRC32_D32; wire [:] d;
wire [:] c; assign d = din;
assign c = dout; always@(posedge clk or negedge rst_n)begin
if(!rst_n)
dout <= 'hffff_ffff;
else if(clr)
dout <= 'hffff_ffff;
else if(din_vld)begin
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
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dout[] <=d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
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dout[] <=d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
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dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
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dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
dout[] <= d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ d[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[] ^ c[];
end
end //dout_vld
always@(posedge clk or negedge rst_n)begin
if(!rst_n)
dout_vld <= ;
else
dout_vld <= din_vld;
end endmodule
寄存器的每一位仅与其对应的表达式有关，故可以通过时序逻辑和阻塞赋值实现并行计算。现添加测试激励仿真验证：
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2017/10/17 17:39:59
// Design Name:
// Module Name: CRC32_tb
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////// module CRC32_tb; reg clk,rst_n;
reg [:] din;
reg din_vld;
reg clr; wire [:] dout;
wire dout_vld;
wire [:] result_final; CRC32_D32 CRC32_D32(
.clk(clk),
.rst_n(rst_n),
.clr(clr),//同步清零
.din_vld(din_vld),
.din(din), .dout_vld(dout_vld),
.dout(dout)//crc校验结果
); parameter CYC = ,
RST_TIME = ; initial begin
clk = ;
forever#(CYC /2.0) clk = ~clk;
end initial begin
rst_n = ;
#;
rst_n = ;
#(CYC*RST_TIME) rst_n = ;
end initial begin
//Initialize Inputs
#;
din = ;
clr = ;
din_vld = ;
#(CYC*RST_TIME)
#(CYC*)
din_vld = ;
din = 'h12345678;
#(CYC*)
din = 'hdf8a8a2b;
#(CYC*)
din_vld = ;
#(CYC*)
$stop;
end assign result_final = ~dout; endmodule
波形如下：
将第一个数的校验结果作为第二个待校验数时，最终校验结果为全1.我们再多加几个数看看
同样，得到前四个数校验结果后，将其添加到数据帧尾作为第五个待校验数值时，最终结果亦为全1.由此可知，当将前N-1个数取反前校验结果作为第N个数一起计算时，下一拍校验值取反一定为全1，这正好是数据传输正确情况下接收端的状态。
有CRC代码生成工具，自然有校验结果计算工具：On-line CRC calculation and free library https://www.lammertbies.nl/comm/info/crc-calculation.html 注意本文中CRC代码计算结果与计算工具不符，这是因为校验算法中会涉及到一些以字节为单位的bit颠倒，字节颠倒和取反等操作，根据不同的应用场合会有所变动。
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