verilog 代码分析与仿真

verilog 代码分析与仿真

注意：使用vivado 自带的仿真工具， reg和wire等信号需要赋予初始值

边沿检测

module signal_test(
 
    input wire cmos_pclk_i,
    input wire cmos_vsync_i
 
    );
 
// 上升沿捕获
 
    reg [:] vsync_d;
    wire vsync_start;
    wire vsync_end;
    always @(posedge cmos_pclk_i)
    begin
        vsync_d <= {vsync_d[], cmos_vsync_i};
    end
 
    assign vsync_start = vsync_d[] && (!vsync_d[]);
    assign vsync_end = (!vsync_d[]) && vsync_d[];
 
endmodule
 
/*
 
add_force {/signal_test/cmos_pclk_i} -radix hex {1 0ns} {0 50000ps} -repeat_every 100000ps
add_force {/signal_test/cmos_vsync_i} -radix hex {1 0ns} {0 300ns} {1 700ns}
 
*/

仿真结果：

时钟二分频的巧用

//在一定区域内，将时钟cmos_pclk_i 进行二分频
    reg byte_flag = ;
    always@(posedge cmos_pclk_i)
    begin
        if(rst)
            byte_flag <= ;
 
        else if(cmos_href_i) //控制信号，固定区域
            byte_flag <= ~byte_flag;
 
        else
            byte_flag <= ;
    end
 
    //将byte_flag 延时一拍，从仿真图中才可以看出此处的用意
    reg byte_flag_r0 = ;
    always@(posedge cmos_pclk_i)
    begin
        if(rst)
            byte_flag_r0 <= ;
 
        else
            byte_flag_r0 <= byte_flag;
    end

仿真结果:

数据采集与数据融合

注意rgb565信号的生成

//接收摄像头的数据，当href为高电平时，采集数据，当为低电平时，用0填充
    reg [:] cmos_data_d0 = ;
    always@(posedge cmos_pclk_i)
    begin
        if(rst)
            cmos_data_d0 <= 'd0;
 
        else if(cmos_href_i)
            cmos_data_d0 <= cmos_data_i; //MSB -> LSB
 
        else if(~cmos_href_i)
            cmos_data_d0 <= 'd0;
    end
 
    reg [:] rgb565_o = ;
    always@(posedge cmos_pclk_i)
    begin
        if(rst)
            rgb565_o <= 'd0;
 
    //当href为高电平，byte_flag 为高时候，对rgb565数据进行拼装
        else if(cmos_href_i & byte_flag)
            rgb565_o <= {cmos_data_d0,cmos_data_i};  //MSB -> LSB
 
        else if(~cmos_href_i)
            rgb565_o <= 'd0;
    end

仿真结果：

成功的将两个数融合在一起，一个是寄存器里面保存的数据，一个是实时的输入数据。

关于像素的输出使能信号的生成

assign vs_o = vsync_d[];
assign hs_o = href_d[];
assign vid_clk_ce = (byte_flag_r0&hs_o)||(!hs_o);

仿真结果:

当hs_o 为高时，摄像头输出有效数据，2个2个一起，每当数据进行更新时，ce信号产生，当输出的是消隐区数据的时候，ce信号一直使能。

 module signal_test_1(
 
     input  wire cmos_pclk_i,
     input  wire rst,
     input  wire [:]cmos_data_i,
     input  wire cmos_href_i,
     input  wire cmos_vsync_i,
     output wire hs_o,
     output wire vs_o,
     output wire vid_clk_ce                        
 
     );
 
     /*parameter[5:0]CMOS_FRAME_WAITCNT = 4'd15;*/
 
     // 对行场信号进行边沿检测处理
     reg[:]vsync_d = 'b11;
     reg[:]href_d = 'b00;
     wire vsync_start;
     wire vsync_end;
     //vs signal deal with.
     always@(posedge cmos_pclk_i)
     begin
         vsync_d <= {vsync_d[],cmos_vsync_i};
         href_d <= {href_d[],cmos_href_i};
     end
     assign vsync_start = vsync_d[]&(!vsync_d[]);  //捕捉vsync信号的下降沿
     assign vsync_end = (!vsync_d[])&vsync_d[];    //捕捉vsync信号的上升沿
 
     /*reg[6:0]cmos_fps = 0;
     //frame count.
     always@(posedge cmos_pclk_i)
     begin
         if(rst)
         begin
             cmos_fps <= 7'd0;
         end
 
         else if(vsync_start) //每当一场开始的时候，计数器加一，难道是一帧只有一场？
         begin
             cmos_fps <= cmos_fps + 7'd1;
         end
 
         //计数到了CMOS_FRAME_WAITCNT时，就保持这个数值不变（15）
         else if(cmos_fps >= CMOS_FRAME_WAITCNT)
         begin
             cmos_fps <= CMOS_FRAME_WAITCNT;
         end
     end*/
 
     //在一定区域内，将时钟cmos_pclk_i 进行二分频
     reg byte_flag = ;
     always@(posedge cmos_pclk_i)
     begin
         if(rst)
             byte_flag <= ;
 
         else if(cmos_href_i) //控制信号，固定区域
             byte_flag <= ~byte_flag;
 
         else
             byte_flag <= ;
     end
 
     //将byte_flag 延时一拍，从仿真图中才可以看出此处的用意
     reg byte_flag_r0 = ;
     always@(posedge cmos_pclk_i)
     begin
         if(rst)
             byte_flag_r0 <= ;
 
         else
             byte_flag_r0 <= byte_flag;
     end
 
     //接收摄像头的数据，当href为高电平时，采集数据，当为低电平时，用0填充
     reg [:] cmos_data_d0 = ;
     always@(posedge cmos_pclk_i)
     begin
         if(rst)
             cmos_data_d0 <= 'd0;
 
         else if(cmos_href_i)
             cmos_data_d0 <= cmos_data_i; //MSB -> LSB
 
         else if(~cmos_href_i)
             cmos_data_d0 <= 'd0;
     end
 
     reg [:] rgb565_o = ;
     always@(posedge cmos_pclk_i)
     begin
         if(rst)
             rgb565_o <= 'd0;
 
     //当href为高电平，byte_flag 为高时候，对rgb565数据进行拼装
         else if(cmos_href_i & byte_flag)
             rgb565_o <= {cmos_data_d0,cmos_data_i};  //MSB -> LSB
 
         else if(~cmos_href_i)
             rgb565_o <= 'd0;
     end
 
     assign vs_o = vsync_d[];
     assign hs_o = href_d[];
     assign vid_clk_ce = (byte_flag_r0&hs_o)||(!hs_o);
 
 /*
 
 add_force {/signal_test_1/cmos_pclk_i} -radix hex {1 0ns} {0 50000ps} -repeat_every 100000ps
 add_force {/signal_test_1/rst} -radix hex {1 0ns} {0 100ns}
 add_force {/signal_test_1/cmos_href_i} -radix hex {0 0ns} {1 500ns} {0 1500ns}
 add_force {/signal_test_1/cmos_data_i} -radix hex {0 0ns} {1 500ns} {2 600ns} {3 700ns} {4 800ns} {5 900ns} {6 1000ns}\
 {7 1100ns} {8 1200ns} {9 1300ns} {10 1400ns} {0 1500ns}
 add_force {/signal_test_1/cmos_vsync_i} -radix hex {1 0ns} {0 300ns} {1 1800ns}
 
 */
 
 endmodule

源程序与注释：

 `timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company:
 // Engineer:
 //
 // Create Date: 2018/05/17 13:22:09
 // Design Name:
 // Module Name: cmos_decode
 // Project Name:
 // Target Devices:
 // Tool Versions:
 // Description:
 //
 // Dependencies:
 //
 // Revision:
 // Revision 0.01 - File Created
 // Additional Comments:
 //
 //////////////////////////////////////////////////////////////////////////////////
 
 module cmos_decode(
     //system signal.
     input cmos_clk_i,                    //cmos senseor clock.
     input rst_n_i,                        //system reset.active low.
     //cmos sensor hardware interface.
     input cmos_pclk_i,                    //input pixel clock.
     input cmos_href_i,                    //input pixel hs signal.
     input cmos_vsync_i,                    //input pixel vs signal.
     input[:]cmos_data_i,                //data.
     output cmos_xclk_o,                    //output clock to cmos sensor.
     //user interface.
     output hs_o,                        //hs signal.
     output vs_o,                        //vs signal.
     output reg [:] rgb565_o,            //data output
     output vid_clk_ce
 );
 
     parameter[:]CMOS_FRAME_WAITCNT = 'd15;
 
     //复位信号延时5个时钟周期
     reg[:] rst_n_reg = 'd0;
     //reset signal deal with.
     always@(posedge cmos_clk_i)
     begin
         rst_n_reg <= {rst_n_reg[:],rst_n_i};
     end
 
     // 对行场信号进行边沿检测处理
     reg[:]vsync_d;
     reg[:]href_d;
     wire vsync_start;
     wire vsync_end;
     //vs signal deal with.
     always@(posedge cmos_pclk_i)
     begin
         vsync_d <= {vsync_d[],cmos_vsync_i};
         href_d <= {href_d[],cmos_href_i};
     end
     assign vsync_start = vsync_d[]&(!vsync_d[]);  //捕捉vsync信号的下降沿
     assign vsync_end = (!vsync_d[])&vsync_d[];    //捕捉vsync信号的上升沿
 
     reg[:]cmos_fps;
     //frame count.
     always@(posedge cmos_pclk_i)
     begin
         if(!rst_n_reg[])
         begin
             cmos_fps <= 'd0;
         end
 
         else if(vsync_start) //每当一场开始的时候，计数器加一，难道是一帧只有一场？
         begin
             cmos_fps <= cmos_fps + 'd1;
         end
 
         //计数到了CMOS_FRAME_WAITCNT时，就保持这个数值不变（15）
         else if(cmos_fps >= CMOS_FRAME_WAITCNT)
         begin
             cmos_fps <= CMOS_FRAME_WAITCNT;
         end
     end
 
     //wait frames and output enable.
     reg out_en;
     always@(posedge cmos_pclk_i)
     begin
         if(!rst_n_reg[])
         begin
             out_en <= 'b0;
         end
 
         //当计数器达到CMOS_FRAME_WAITCNT（15）时，产生一个使能信号
         else if(cmos_fps >= CMOS_FRAME_WAITCNT)
         begin
             out_en <= 'b1;
         end
 
         //没有达到条件时候，保持原信号不变
         else
         begin
             out_en <= out_en;
         end
     end
 
     //output data 8bit changed into 16bit in rgb565.
     reg [:] cmos_data_d0;
     reg [:]cmos_rgb565_d0;
     reg byte_flag;
     always@(posedge cmos_pclk_i)
     begin
         if(!rst_n_reg[])
             byte_flag <= ;
 
         //产生一个标志位，每当href为高    电平时，产生跳变
         else if(cmos_href_i)
             byte_flag <= ~byte_flag;
         else
             byte_flag <= ;
     end
 
     //为什么在这里打一拍
     reg byte_flag_r0;
     always@(posedge cmos_pclk_i)
     begin
         if(!rst_n_reg[])
             byte_flag_r0 <= ;
         else
             byte_flag_r0 <= byte_flag;
     end
 
     //接收摄像头的数据，当href为高电平时，采集数据，当为低电平时，用0填充
     always@(posedge cmos_pclk_i)
     begin
         if(!rst_n_reg[])
             cmos_data_d0 <= 'd0;
 
         else if(cmos_href_i)
             cmos_data_d0 <= cmos_data_i; //MSB -> LSB
 
         else if(~cmos_href_i)
             cmos_data_d0 <= 'd0;
     end
 
     //重要的来了
     always@(posedge cmos_pclk_i)
     begin
         if(!rst_n_reg[])
             rgb565_o <= 'd0;
 
     //当href为高电平，byte_flag 为高时候，对rgb565数据进行拼装
         else if(cmos_href_i & byte_flag)
             rgb565_o <= {cmos_data_d0,cmos_data_i};  //MSB -> LSB
 
         else if(~cmos_href_i)
             rgb565_o <= 'd0;
     end
 
     assign vid_clk_ce = out_en ? (byte_flag_r0&hs_o)||(!hs_o) : 'b0;
     assign vs_o = out_en ? vsync_d[] : 'b0;
     assign hs_o = out_en ? href_d[] : 'b0;
     assign cmos_xclk_o = cmos_clk_i;
 
 endmodule