【警告内容】Warning (10236): Verilog HDL Implicit Net warning at forward_replace.v(16): created implicit net for "out_1"

【解决方法】将out_1声明为wire型即可,这个问题出现在调用的两个子模块连接上,一个子模块的输出直接通过一根线连接到另一个子模块的输出,需要声明连线为wire型。

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