Verilog, standardized as IEEE 1364, is a hardwaredescription language (HDL) used to model electronic systems.
 
Developing和Description的区别，在于与对象的关系，是直接的还是间接的。
开发的对象，是直接的。比如开发软件，开发的对象即是软件本身。
描述的对象，是间接的。比如描述电路，描述的直接结果是设计模型，而非电路本身。
 
所以wiki上对Verilog的介绍，还是很到位的。
 

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