• System Verilog进行验证是可以不综合的
  • 发现DUT中的功能问题
  • 预备知识：Linux/verilog/gvim

System Verilog学习目录

System Verilog Testbench功能

  • DUT - 待测试对象，RTL代码
  • 产生激励(generate)
  • 驱动激励(driver)
  • 采样响应（monitor)
  • 检查响应的正确性

  • 冗余代码：中间变量不使用忘记删除；使用IP，IP有多余的功能

EDA工具

数字芯片设计工艺

  • 7nm - CMOS直径
  • 直径越小，单位工艺小，单位面积内晶体管数量多，功能强大

数字芯片设计流程中常使用的语言

数字芯片设计方法

  • 自顶向下：架构 --> 实现
  • UVM - universal verification method

SoC架构图

  • CPU
  • 存储设备
  • 外部设备
  • 总线协议

Master & Slave

  • master主动发起通信
  • slave被动接收信息

Pin-Mux & Pad

Pin & 电源电压

版图布局 Floorplan

版图layout - GDSII

Package

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