FPGA设计经验谈 —— 10年FPGA开发经验的工程师肺腑之言

FPGA设计经验谈 —— 10年FPGA开发经验的工程师肺腑之言

2014年08月08日 14:08    看门狗

关键词： FPGA

作者：friends

　　从大学时代第一次接触FPGA至今已有10多年的时间。至今记得当初第一次在EDA实验平台上完成数字秒表，抢答器，密码锁等实验时，那个兴奋劲。当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。后来读研究生，工作陆陆续续也用过Quartus II，Foundation，ISE，Libero，并且学习了verilogHDL语言，学习的过程中也慢慢体会到verilog的妙用，原来一小段语言就能完成复杂的原理图设计，而且语言的移植性可操作性比原理图设计强很多。

　　在学习一门技术之前我们往往从它的编程语言入手，比如学习单片机时，我们往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。但我个人认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能，对于学习HDL语言大有裨益，往往会起到事半功倍的效果。

　　当然，任何编程语言的学习都不是一朝一夕的事，经验技巧的积累都是在点滴中完成，FPGA设计也无例外。下面就以我的切身体会，谈谈FPGA设计的经验技巧。

　　1)看代码，建模型

　　只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写Verilog和写C整体思路是不一样的，才能理解顺序执行语言和并行执行语言的设计方法上的差异。在看到一段简单程序的时候应该想到是什么样的功能电路。

　　例如：

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　　上面这段代码实现的功能就是一个带使能端的2选1数据选择器，如下图所示。

<ignore_js_op>

　　再例如：

<ignore_js_op>

上面这段always实现的是带同步清零端的串并转换移位寄存器，位宽为width，下图为8位电路模型

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　　当你具备了一定的识代码能力之后，你会发现原来Verilog不是那么的枯燥，只不过是一个个电路模型的拼搭而已。

　　2)组合逻辑中的if...else...与case

　　对于多输入端的组合逻辑来说，如果不需要考虑优先级应该尽量采用case语句来描述，这样综合出来的电路并行度要大一些，如果采用if...else...结构，综合出来的电路都是串行的，增大了信号时延路径。降低寄存器间组合路径的延迟是提高系统工作频率的主要手段，因此在完成相同功能的前提下应该尽量使用并行结构逻辑。

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　　可以看出，并行模式比串行模式少了一级延时路径，随着输入端的增多，串行逻辑将比并行逻辑产生更多的延时路径。

　　3)用数学思维来简化设计逻辑

　　学习FPGA不仅逻辑思维很重要，好的数学思维也能让你的设计化繁为简，所以啊，那些看见高数就头疼的童鞋需要重视一下这门课哦。举个简单的例子，比如有两个32bit的数据X[31:0]与Y[31:0]相乘。当然，无论Altera还是Xilinx都有现成的乘法器IP核可以调用，这也是最简单的方法，但是两个32bit的乘法器将耗费大量的资源。那么有没有节省资源，又不太复杂的方式来实现呢?我们可以稍做修改：

　　将X[31:0]拆成两部分X1[15:0]和X2[15:0]，令X1[15:0]=X[31:16]，X2[15:0]=X[15:0]，则X1左移16位后与X2相加可以得到X;同样将Y[31:0]拆成两部分Y1[15:0]和Y2[15:0]，令Y1[15:0]=Y[31:16]，Y2[15:0]=Y[15:0]，则Y1左移16位后与Y2相加可以得到Y;则X与Y的相乘可以转化为X1和X2分别与Y1和Y2相乘，这样一个32bit*32bit的乘法运算转换成了四个16bit*16bit的乘法运算和三个32bit的加法运算。转换后的占用资源将会减少很多，有兴趣的童鞋，不妨综合一下看看，看看两者差多少。

　　4)时钟与触发器的关系

　　“时钟是时序电路的控制者”这句话太经典了，可以说是FPGA设计的圣言。FPGA的设计主要是以时序电路为主，因为组合逻辑电路再怎么复杂也变不出太多花样，理解起来也不没太多困难。但是时序电路就不同了，它的所有动作都是在时钟一拍一拍的节奏下转变触发，可以说时钟就是整个电路的控制者，控制不好，电路功能就会混乱。打个比方，时钟就相当于人体的心脏，它每一次的跳动就是触发一个CLK，向身体的各个器官供血，维持着机体的正常运作，每一个器官体统正常工作少不了组织细胞的构成，那么触发器就可以比作基本单元组织细胞。时序逻辑电路的时钟是控制时序逻辑电路状态转换的“发动机”，没有它时序逻辑电路就不能正常工作，因为时序逻辑电路主要是利用触发器存储电路的状态，而触发器状态变换需要时钟的上升或下降沿!由此可见时钟在时序电路中的核心作用!

5)关于IP核和乒乓操作的那点事

　　经验告诉我，能使用开发工具自带的IP核，就千万别去自己开发。往往自己开发已有的IP核是吃力不讨好。我曾经做过一个eMMC控制器烧写外部eMMC芯片的案子。

　　数据由上位机通过USB传给MCU，然后通过数据总线发到FPGA,在FPGA内部形成烧写eMMC芯片的时序，烧写外部芯片。框图如下：

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　　最初的算法是通过数据总线发一个字节，再向芯片打一个字节，一个页的512字节的CRC16需要事先用软件计算好，但是这种方式烧写速度太慢。后来我想到一种方案，先把512个字节传到FPGA内部存储起来，并且在FPGA内部计算好16个字节的CRC，然后用高速系统时钟一次性把整页528个字节传给芯片，这种方式烧写速度能提高很多。一开始我想自己设计一个带CRC计算的RAM或者FIFO来存储528个字节的数据，可是无论怎么设计数据传输总是有问题，由于是一个人做，也没人指导，只得放弃这种方案，改用其他。因为我用的Xilinx器件有现成的FIFO核可以调用，于是我就把CRC16的计算和存储512字节数据分开设计，在最后输出到芯片端再选通。因为烧写eMMC一个页，需要有一定的等待POLLING时间，所以我想到了用两组FIFO，乒乓操作，A通道数据发送到芯片并且等待应答的时候，MCU端向B通道发送数据存储，B通道数据发送到芯片并且等待应答的时候，MCU端再向A通道发送数据存储，这样最大化的加速了烧写速度，当然最后的设计结果我也是相当满意的。

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　　我想通过此例告诉大家的是，尽量用系统的IP核吧，省事又省心，因为这些都是前辈专家们设计出的经典。还有就是利用一些设计技巧，比如乒乓操作，流水线操作可以让你的设计性能优化不少。

　　最后简单说一下体会吧，归结起来就多实践、多思考、多问。实践出真知，看100遍别人的方案不如自己去实践一下。实践的动力一方面来自兴趣，一方面来自压力，我个人觉得后者更重要。有需求会容易形成压力，也就是说最好能在实际的项目开发中锻炼，而不是为了学习而学习。在实践的过程中要多思考，多想想问题出现的原因，问题解决后要多问几个为什么，这也是经验积累的过程，如果有写项目日志的习惯更好，把问题及原因、解决的办法都写进去。最后还要多问，遇到问题思索后还得不到解决就要问了，毕竟个人的力量是有限的，问同学同事，问搜索引擎，问网友，都可以，一篇文章、朋友们的点拨都可能帮助自己快速解决问题。

 

 

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