转载 关于case语句的优先级
对于这样的组合逻辑电路 always@(X) case(X) X1: X2: …… endcase 如果分支项包含变量X的所有取值情况,并且互相不重复,那么这样的情况,其实没有必要使用综合指令。 (一)“//synthesis parallel_case” 有一些书在介绍case语句时(例如《verilog HDL综合实用教程》)说“case语句的verilog HDL语义表明了选取case分支的优先顺序。case表达式首先与第一个分支项进行比较,依次类推……”但在Quartus中的实验表明, 当分支项包含变量X的所有取值情况,并且互相不重复时,case语句的各个分支选项的优先级是一样的,并且这时对case使用综合指令“//synthesis parallel_case”也不会起作用。 若某两个分支选项相互重叠,这时,case所暗含的优先级顺序就起作用了,在前面的分支项优先级高,并用在编译时Quartus会出现这样的警告: Warning (10935): Verilog HDL Casex/Casez warning at ddd.v(380): casex/casez item expression overlaps with a previous casex/casez item expression 提醒你说分支项重叠了。 在这种情况下,若不使用“//synthesis parallel_case”指令,则重叠的分支项,将会按照“前面的分支项优先级高”的原则被综合。 若使用“//synthesis parallel_case”指令,则我们可以划分几个子集:A1(属于X1,但不属于其它),A2(属于X2,但不属于其它),依此类推,对子集A1,严格按照X1:下的语句执行,对子集A2,严格按照X2:下的语句执行,依此类推。对于其它不能划到任何子集的情况,即重叠部分,则被视为不可能出现的情况,或者说的不关心的情况,对于这种情况,怎么综合有利于简化电路就怎么综合。 所以“//synthesis parallel_case”在这里对于简化电路就很有用了,只要设计者确定重叠的情况不会出现,就可以利用这条指令来简化电路。 这时Quartus会给出警告: Warning (10935): Verilog HDL Casex/Casez warning at Verilog1.v(15): casex/casez item expression overlaps with a previous casex/casez item expression Warning (10935): Verilog HDL Casex/Casez warning at Verilog1.v(16): casex/casez item expression overlaps with a previous casex/casez item expression Warning (10209): Verilog HDL Case Statement warning at Verilog1.v(13): honored parallel_case synthesis attribute - differences between design synthesis and simulation may occur (二)“//synthesis full_case” 在以上的组合逻辑电路中,如果分支项没有包含所有的情况,则会综合成触发器,那么你可以用default来避免这种情况,对于不关心的情况,随便赋一个值就好了,但是这种随意的赋值付出的代价就是逻辑资源。若用 “//synthesis full_case”则,综合器会自动对没列出的情况赋值,并且它赋的值有利于减少逻辑资源的消耗。至于原因嘛,我觉得可以用化简卡诺图的例子来说明,对于我们不关心的情况,就给它一个X好了,在化简的时候它既可以作为0,又可以作为1.显然比你给它一个0或者1要好点。这就是我们为什么要用“//synthesis full_case”的原因。
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verilog中if else和case语句有什么区别?
发布: 2013-4-26 13:45 | 作者: MohanGrace | 来源: EETOP 赛灵思(Xilinx) 社区
QUOTE:
回复 txwm8905 不知道你是从哪看来的,你可以看一下verilog HDL综合 使用教程,孙海平译的2.14.5 ... HADIST 发表于 2013-7-14 20:26
你引用这些山寨教材有什么说服力,EDA先锋工作室的FPGA教材还说case是并行的呢。 Verilog 2001标准(IEEE 1364-2001)第132页:
CODE:
The case item expressions shall be evaluated and compared in the exact order in which they are given.
指出了case是串行有优先级。又:
CODE:
Apart from syntax, the case statement differs from the multiway if-else-if construct in two important ways: a) The conditional expressions in the if-else-if construct are more general than comparing one expression with several others, as in the case statement. b) The case statement provides a definitive result when there are x and z values in an expression.
a)是废话。b)指出了case是四态对比。除此之外和if-else没有差别。 又,根据ARM的“Verilog X Bugs”(http://www.arm.com/files/pdf/Verilog_X_Bugs.pdf) 第7页:
CODE:
Important things to note about case statements are listed below (which may help to dispel a few myths): · a Verilog case statement is priority encoded (just like a nested if expression) · the case-expression is effectively compared to the case-item with a triple -equal (===) case-equality
重复了以上说明。 这种1+1=2级别的东西是真心不想在这里啰嗦。。。标准不读,paper不看,只会道听途说,真是。。。
CODE:
module parallel_if(input a,b,c,input [2:0] sel,output reg y); always@(*) if(sel==3'b001) y=a; else if(sel==3'b010) y=b; else if(sel==3'b100) y=c; else y=1'bx; endmodule
RTL图,怎么样,用if-else也可以写出并行MUX吧?
(2)用case写一个串行MUX
CODE:
module serial_case(input a,b,c,input [2:0] sel,output reg y); always@(*) case(1'b1) sel[0]:y=a; sel[1]:y=b; sel[2]:y=c; default:y=1'bx; endcase endmodule
RTL图,怎么样,用case也可以写出串行MUX吧?
PS:添加parallel_case属性就可以综合成第一个图的结果,见证奇迹的时刻喔 不信的,请自行用Synplify 2013试验。(用Precision Synthesis也可以,但用Quartus/XST可能看不到上面的结果,因为这两个例子对综合工具的Elaborate能力要求较高。。。是不是也应该把这个例子加入QoR Benchmark)
QUOTE:
引经据典一大通,不如用Synplify 2013来试试综合结果吧。 相信理解不了if-else和case区别的人(不考虑验 ... Timme 发表于 2013-7-16 22:35
具体还是和代码怎么写的有关系,如果是one_hot的编码方式,会综合成并行电路,就前面的if_else 例子一样。
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