Verilog MIPS32 CPU(四)-- RAM
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module ram(
input clk,
input wena,
input [:] addr,
input [:] data_in,
output [:] data_out
); reg [:] state [:];
always@(posedge clk) begin
if(wena) begin
if(addr!=) state[addr]<=data_in;
end
end assign data_out=state[addr];
endmodule
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