Verilog中的Timescale作用
很多时候,我们拿到已有的东西理所当然的用了,其实,你真的对你所使用的东西了解吗?
再次犯下这样的错误,是因为在把代码从Altera
的CycloneV移植到Xilinx的Spartan6上,我遇到了非常奇怪的问题:
在modelsim下,对Xilinx平台下的代码进行功能仿真,发现工程中Xilinx的IP核全部都有异常,
乱七八糟的错。
为此,还向FAE求助?但是最终的问题是出现在timescale上,这里,对timescale进行一次详细的梳理,为了避免以后
还会出现类似的错误
timescale是Verilog HDL 中的一种时间尺度预编译指令,它用来定义模块的仿真
时的时间单位和时间精度。格式如下:
`timescale 仿真时间单位/时间精度
注意:用于说明仿真时间单位和时间精度的
数字只能是1、10、100,不能为其它的数字。而且,时间精度不能比时间单位还要大。最多两则一样大。比如:下面定义都是对的:
`timescale 1ns/1ps
`timescale 100ns/100ns
下面的定义是错的:
`timescale 1ps/1ns 仿真的单位时间是不能小于时间精度的!
时间精度就是模块仿真时间和延时的精确程序,
回头讲讲为啥我仿真IP核会工作异常,因为我的testbench中,定义了两个timescale,
timescale 1ps/1ps
timescale 1ns/1ps
源文件中的
timescale 1ns/1ps
最终的结果就导致modelsim 仿真Xilinx的IP功能时序混乱了!
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