FPGA产生PLL

LED子module,显示FPGA在运行

USB控制子module,USB时钟输入,状态输入,总线输出,USBFIFO地址总线,数据双向总线。

USB状态机,Flaga有效时,转为读状态,flaga为0,转为stop状态

Flagb有效,且FIFO为空时,转为写状态。

否则时IDLE。

状态改变时,产生FX2时序

FIFO实现异步:USB时钟域和FPGA控制时钟域通过FIFO连接。

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