Verilog八线 - 三线优先编码器设计（74LS148）

百度百科_74LS148

if语句法

  //8线-3线优先编码器设计（74LS148)
  //
  //EI |  A7 A6 A5 A4 A3 A2 A1 A0  |  Y2 Y1 Y0  GS  EO
  //0  |  0  x  x  x  x  x  x  x   |  0  0  0   0   1
  //0  |  1  0  x  x  x  x  x  x   |  0  0  1   0   1
  //0  |  1  1  0  x  x  x  x  x   |  0  1  0   0   1
  //0  |  1  1  1  0  x  x  x  x   |  0  1  1   0   1
  //0  |  1  1  1  1  0  x  x  x   |  1  0  0   0   1
  //0  |  1  1  1  1  1  0  x  x   |  1  0  1   0   1
  //0  |  1  1  1  1  1  1  0  x   |  1  1  0   0   1
  //0  |  1  1  1  1  1  1  1  0   |  1  1  1   0   1
  //0  |  1  1  1  1  1  1  1  1   |  1  1  1   1   0
  //1  |  x  x  x  x  x  x  x  x   |  1  1  1   1   1

  module encoder_83 (din, EI, GS, EO, dout);
      input [:] din;  //编码输入端data_in，低电平有效
      input EI;  //使能输入端EI（选通输入端），EI为 0 时芯片工作,即允许编码
      output [:] dout;  //编码输出端data_out
      output GS;  //片优先编码输出端，优先编码器工作工作状态标志GS，低电平有效
      output EO;  //使能输出端EO（选通输出端）
      reg [:] dout;
      reg GS, EO;
      always @(din or EI)
          if(EI) begin dout <= 'b111; GS <= 1; EO <= 1; end  //所有输出端被锁存在高电平
          else if (din[] == ) begin dout <= 'b000; GS <= 0; EO <= 1; end
         else if (din[] == ) begin dout <= 'b001; GS <= 0; EO <= 1; end
         else if (din[] == ) begin dout <= 'b010; GS <= 0; EO <= 1; end
         else if (din[] == ) begin dout <= 'b011; GS <= 0; EO <= 1; end
         else if (din[] == ) begin dout <= 'b100; GS <= 0; EO <= 1; end
         else if (din[] == ) begin dout <= 'b101; GS <= 0; EO <= 1; end
         else if (din[] == ) begin dout <= 'b110; GS <= 0; EO <= 1; end
         else if (din[] == ) begin dout <= 'b111; GS <= 0; EO <= 1; end
         else if (din == 'b11111111) begin dout <= 3'b111; GS <= ; EO <= ; end //芯片工作，但无编码输入
         else begin dout <= 'b111; GS <= 1; EO <= 1; end  //消除锁存器（latch）
 endmodule

 //EI = 0 表示允许编码，否则所有输出端被封锁在高电平（控制芯片工作）
 //EO = 0 表示电路工作，但无编码输入（用于级联）
 //GS = 0 表示电路工作，且有编码输入（判断输入端是否有输入）

testbench：

 `timescale  ps/  ps
 module encoder_83_vlg_tst();
     reg EI;
     reg [:] din;
     wire EO;
     wire GS;
     wire [:] dout;
     encoder_83 i1 (.EI(EI), .EO(EO), .GS(GS), .din(din), .dout(dout));
     initial
         begin
             EI = ;
             din = 'b11111111;
             # EI = ;
             # din = 'b01010101;
             # din = 'b10101010;
             # din = 'b11010101;
             # din = 'b11101010;
             # din = 'b11110101;
             # din = 'b11111010;
             # din = 'b11111101;
             # din = 'b11111110;
             # din = 'b11111111;
         end
 endmodule

case语句法

   //8线-3线优先编码器设计（74LS148)
  //
  //EI |  A7 A6 A5 A4 A3 A2 A1 A0  |  Y2 Y1 Y0  GS  EO
  //0  |  0  x  x  x  x  x  x  x   |  0  0  0   0   1
  //0  |  1  0  x  x  x  x  x  x   |  0  0  1   0   1
  //0  |  1  1  0  x  x  x  x  x   |  0  1  0   0   1
  //0  |  1  1  1  0  x  x  x  x   |  0  1  1   0   1
  //0  |  1  1  1  1  0  x  x  x   |  1  0  0   0   1
  //0  |  1  1  1  1  1  0  x  x   |  1  0  1   0   1
  //0  |  1  1  1  1  1  1  0  x   |  1  1  0   0   1
  //0  |  1  1  1  1  1  1  1  0   |  1  1  1   0   1
  //0  |  1  1  1  1  1  1  1  1   |  1  1  1   1   0
  //1  |  x  x  x  x  x  x  x  x   |  1  1  1   1   1

  module encoder_83_case (din, EI, GS, EO, dout);
      input [:] din;  //编码输入端data_in，低电平有效
      input EI;  //使能输入端EI（选通输入端），EI为 0 时芯片工作,即允许编码
      output [:] dout;  //编码输出端data_out
      output GS;  //片优先编码输出端，优先编码器工作工作状态标志GS，低电平有效
      output EO;  //使能输出端EO（选通输出端）
      reg [:] dout;
      reg GS, EO;
      always @(din or EI)
          if(EI)
              begin dout <= 'b111; GS <= 1; EO <= 1; end  //所有输出端被锁存在高电平
          else
              casez (din)  //建议用casez语句，casez把z/?匹配成任意。 casex把z/?/x匹配成任意,x为仿真初态
                  'b0??????? : begin dout <= 3'b000; GS <= ; EO <= ; end  //无关项建议用？表示，？是高阻态的另一种表示。?,z,Z是等价的
                  'b10?????? : begin dout <= 3'b001; GS <= ; EO <= ; end
                  'b110????? : begin dout <= 3'b010; GS <= ; EO <= ; end
                  'b1110???? : begin dout <= 3'b011; GS <= ; EO <= ; end
                  'b11110??? : begin dout <= 3'b100; GS <= ; EO <= ; end
                  'b111110?? : begin dout <= 3'b101; GS <= ; EO <= ; end
                  'b1111110? : begin dout <= 3'b110; GS <= ; EO <= ; end
                  'b11111110 : begin dout <= 3'b111; GS <= ; EO <= ; end
                  'b11111111 : begin dout <= 3'b111; GS <= ; EO <= ; end //芯片工作，但无编码输入
                  default     : begin dout <= 'b111; GS <= 1; EO <= 1; end  //消除锁存器（latch）
              endcase
 endmodule

 //EI = 0 表示允许编码，否则所有输出端被封锁在高电平（控制芯片工作）
 //EO = 0 表示电路工作，但无编码输入（用于级联）
 //GS = 0 表示电路工作，且有编码输入（判断输入端是否有输入）

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