Verilog笔记.4.inout端口

inout是一个双向端口，实现为使用三态门，第三态为高阻态‘z’。

在实际电路中高阻态意味着响应的管脚悬空、断开。

当三态门的控制信号为真时，三态门选通，作输出端口使用；控制信号为假时，三态门是高阻态，作输入端口用。

使用时，可用一下写法

  inout data_inout;
  input data_in;

  reg data_reg;//data_inout的映象寄存器
  reg link_data;

  assign data_inout=link_data?data_reg:’bz;//link_data控制三态门
8  //对于data_reg,可以通过组合逻辑或者时序逻辑根据data_in对其赋值.
9  //通过控制link_data的高低电平,从而设置data_inout是输出数据还是处于高阻态,
10 //如果处于高阻态,则此时当作输入端口使用.link_data可以通过相关电路来控制.

模块代码

 module three_state(
                    //系统输入
                    clk,//系统时钟输入
                    rst_n,//低电平复位信号
                    data_buf,
                    //系统输出
                    sda//三态总线
                     );

 //-------------------系统输入-------------------
 input clk;//系统时钟输入
 input rst_n;//低电平复位信号
 input data_buf;//待传输数据
 //-------------------系统输出-------------------
 inout sda;//三态总线
 //------------------寄存器定义------------------
 reg flag;//三态门开关定义
 reg [:]counter;//计数器定义
 //------------------三态门赋值------------------
 assign sda=(flag==)?data_buf:'bz;
 //----------------开关控制计数器----------------
 always@(posedge clk or negedge rst_n)
      begin
         if(!rst_n)
             begin
                 counter<=;//计数器复位
             end
         else
             begin
                 if(counter<</span>)//计数器范围
                     counter<=counter+;//计数器累加
                 else
                     counter<=;//计数器清零
             end
     end
 //----------------开关/数据控制-----------------
 always@(posedge clk or negedge rst_n)
     begin
         if(!rst_n)
             begin
                 flag<=;//开关关闭
             end
         else
             begin
                 if(counter==)
                     flag<=~flag;//开关信号翻转
             end
     end
 endmodule        

相连的两个inout端口由一对信号交叉控制：
在内部模块中inout端口不能独立存在，当一个模块的inout端口作为输出时，那么另一个模块的inout端口必然作为输入；反之，当一个模块的inout端口作为输入时，那么另一个模块的inout端口必然作为输出。因此，这两个inout端口的控制信号实际上是由一对信号交叉控制。