Verilog如何从外部更改模块内参数

例如有一个模块

 module x(a,b,c);
  　　input a,b;
 　　 output c; 
 
  　　parameter t='d0, h=9'd3;
 
  　　......
 
 endmodule

两种解决方法:

• 1、使用带有参数值的模块实例语句

  module x_top(d,e,f,g);
  　　input d,e,f;
  　　output g;
 
  　　x　#(,)　xx(
  　　　　　　.a(a),
  　　　　　　.b(b),
  　　　　　　.c(c)
  　　　　　　);
 endmodule

• 2、使用参数重定义语句deparam

  module x_top(d,e,f,g);
  　　input d,e,f;
  　　output g;
 
  　　deparam   xx.t = 'd1, xx.h = 9'd4;
 
  　　x　　xx(
  　　　　　　.a(a),
  　　　　　　.b(b),
 　　　　　　.c(c)
 　　　　　　);
 
 endmodule

注意：对于下面这个模块

module exam_prj
     #(parameter WIDTH=) 　　　　//parameter 1
     //端口内的参数只能在这使用
     (
         input [WIDTH-:] dataa,//[WIDTH-1:0]
         input [WIDTH-:] datab,
 
         output reg [WIDTH:] result
     );
 parameter Conuter_Top = 'd9;//用于代码部分的参数  parameter 2
//代码部分省略
endmodule

这里出现的两个参数 parameter，第一个表示只在端口设置时使用，第二个是对于模块内部的使用。

2018-04-18  17:26:34