关于fpga优化的set input delay 和 set output delay

set input delay 和set output delay 首先必须明确的是指的外部delay，而非input或output的内部delay，那么这外部delay包含什么呢？包含1，外部路径延时2，外部时钟与fpga输入时钟的clock skew ，包含外部器件的tco或 tsu，对于输入来说是指的tco，输出指的tsu。

公式

这个clock skew 是 外部时钟与 fpga 输入时钟的 skew，不是与fpga内部时钟的skew，quartus会根据时序约束，调整输入时钟的延时。而且会根据时序要求通过调整io模块的input delay或output delay 等 调整fpga的 tsu 和 tco 从而达到时序要求。