pll时钟延迟为问题
pll时钟延迟为问题
这关系到pll的工作方式,如果pll内部使用的是鉴频器,则输入和输出将没有固定的相位差,就是每次锁定都锁定在某个相位,但每次都不一样。如果使用的是鉴相器,则输入和输出为0相位差。早期的器件内部为前者,但现在已经基本绝迹了。因此在不考虑抖动,在pll的输入和输出上相位是保持0相位差的。 在FPGA内部,pll的输出一般驱动全局时钟网络,全局时钟网络是一个树形结构,其目的是为了保证从时钟源到达目的器件的时钟延迟一致,以实现同步。这个延迟在FPGA一般为几个ns(3.5ns)。pll为了保证输入时钟和输出时钟的严格相位关系,有一个功能就是clock network deskew。实现的原理就是预先在pll内部预先将输出提前输出,相当于增加了一个负延时,以抵消时钟网络的延时。
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