Cadence套件：Capture + Allegro应用笔记

1、在Allegro中导入Netlist时，需要进行封装路径的设定：

　　在Setup->User Preference的Path->Library下面，设定所需封装文件（psm）、焊盘文件（pad）的路径。

2、在Allegro中导入Netlist时，报错：

　　ERROR的原因是，搜索封装库的时候先搜索到了Cadence的官方库，所以将它匹配。官方的封装按3个引脚来算，而我在原理图中的器件指定了4个引脚，所以这是一个重名带来的报错。

　　

　　　SOT89官方封装（3-Pin）　　　原理图中器件（4-Pin）　　　　　　我设计的封装（4-Pin）

3、Shape Polygon如何进行放置和调整？

　　Polygon可以完成大面积铺铜、整个平面灌铜，实现走险宽度渐变等操作，非常实用，实现办法如下：

　　（1）菜单栏Shape->Polygon，然后在Options窗口里面进行参数选定：选择Etch铜皮，选择Polygon需要的层，选择这个Polygon的电气网络。我们还可以指定鼠标画Polygon时候的走线形状（如45度拐角、90度拐角、直线段连接、圆弧线等）。

　　

　　（2）用鼠标或者坐标命令画出Polygon的各个顶点、各个边，如图，画了一个GND的铜皮：

　　

　　（3）调整铜皮形状：先选中铜皮，菜单栏Shape->Select Shape or Void/Cavity，然后鼠标点选需要更改的铜皮。

　　　　改变形状：此时发现铜皮顶点多了灰色正方形小点，如图：

　　　　

　　　　有几种方式可以进行改变铜皮形状：

　　　　（1）改变顶点位置：鼠标在铜皮顶点灰色方块上，左键拖动/左键单击顶点位置，然后进行位置调整。

　　　　

　　　　（2）从某一个边上拉出新的顶点：鼠标在这个边上，左键单击，然后进行位置调整。

　　　　

　　　　（3）平行拖动某一个边：鼠标在这个边上，左键单击并拖动，然后进行拖动。

　　　　

4、层叠设计。（Layer Stack）

　　在菜单栏Setup->Cross-section可以进行设定，如图是一个四层板的设定：

　　

　　右下角还可以根据走线宽度进行阻抗的初步计算。

5、铺铜间距和最小间距调整。（Spacing，Clearance）

　　在菜单栏Setup->Constraints->Spacing可以进行选择。间距调整是以“A距离B”的形式设定的。以4层板为例，设定所有Shape到其他的物体的距离，如图：

　　

　　表格中有两套约束，分别是Default和Loose_Space，他们可以分别起作用。

　　还可以依据网络来分别设定最小间距：如电源层中VCC和GND的Shape间距设定为15mil，而表层信号线和GND的Shape间距设定为8mil，等等。

　　具体做法：

　　（1）在这里有四个选项栏，其中第一个Spacing Constraint Set（Spacing Cset，SCS）是用来编辑不同的约束组（Constraint Set）的，每个约束组之间是互不干扰的。比如上面这个图就有两个组，Default和Loose_Space。注意Default是唯一一个不能删除的组。

　　

　　（2）有了SCS，我们可以在下面的Net、Net Class-Class和Region选项框内设定不同的间距。

　　比如，要让电源层（Mid1）中VCC和GND的Shape和其他物体间距设定为15mil，我们先在Spacing Constraint Set中选择By Layer->Shape，编辑Loose_Space，将Shape to ...所有间距改成15mil，如图：

　　

　　然后在Net选项卡里面，把GND网络需要使用的SCS改成Loose_Space，如图：

　　

　　将表格列宽度显示展宽，看到Shape to ...都变成了10:15:10:10，符合Loose_Space的设定。

　　相似地，要完成表层信号线（Line）和GND的Shape间距设定为8mil，先设定SCS中的规则，如图：

　　

　　然后进行规则选择：

　　

　　注意到规则选择可以是批量更改的，Ctrl+鼠标左键可以进行复选，Shift+鼠标左键可以进行批量选择。然后进行Edit->Change就可以批量更改。这样表层的信号网络的Line to...间距就变成了8mil.