--VHDL上机的一个作业,程序太长实验报告册上写不下了.于是就在博客上留一份吧.LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CLOCK IS PORT(CLK1S,SET,SWC,CLK1MS,RST:IN STD_LOGIC; S0,S1,M0,M1,H0,H1: ); BEEP:OUT STD_LOGIC; PNS,PSS,PSM,PSH:OUT STD_LOGIC )…