0. 简介 有时在基本模块的设计中常常会使用到时钟分频,时钟的偶分频相对与奇分频比较简单,但是奇分频的理念想透彻后也是十分简单的,这里就把奇分频做一个记录. 1. 奇分频 其实现很简单,主要为使用两个计数模块分别计数,得到两个波形进行基本与或操作完成.直接贴出代码部分如下. module div_freq( iCLK, iRST_n, oCLK ); input wire iCLK; input wire iRST_n; output oCLK; 'd5; reg clk_p; :] cnt_p…

http://www.cnblogs.com/fpga/archive/2009/10/24/1589318.html 占空比为50%的分频 偶数分频比较简单 比如N分频,那么计数到N/2-1,然后时钟翻转,代码如下:  1 module even(clk_in,clk_out,rst_n);  2 input clk_in;  3 input rst_n;  4 output clk_out;  5   6 parameter N=6;  7   8 reg [3:0] cnt;  9 reg…

一站式入口服务|爱奇艺微服务平台 API 网关实战 原创 弹性计算团队 爱奇艺技术产品团队…

1. 概述 Alter公司的QuartusII软件提供了LVDS发送和接收的IP核供我们使用,其在本质上可以理解为并行-串行数据的转换器.其在官方文档(见附件)上也这样说过.其中的应用场景有告诉AD/DA的数据传输等.      那在此我们就针对这一IP核进行了解.熟悉和测试.首先我们来对差分发送端进行学习. 2. altlvds_tx 图2.1所示为一个简单的差分发送端,其有两个输入,一个为输入时钟,一个为输入数据.两个输出为穿行输出数据和输出时钟. 图2.1     altlvds_tx的R…

1. 概述--何为有限状态机FSM? 有限状态机-Finite State Machine,简写为FSM,是表示有限个状态及在这些状态之间的转移和动作等行为的数学模型,在计算机领域有着广泛的应用.通常FSM包含几个要素:状态的管理.状态的监控.状态的触发.状态触发后引发的动作. 以下为wiki上有关FSM的介绍,链接地址为Finite State Machine-WiKi . A finite-state machine (FSM) or finite-state automaton (plur…

经过前期打样 基于FT2232H的JTAG &UART板级已经初步形成 在Viado环境和ISE(13.2+)环境可以使用 速度支持10MHz/15MHz/30MHz 在ISE iMpact下载 可进行JTAG 时钟切换 // *** BATCH CMD : setCable -target "digilent_plugin DEVICE=SN:210203367162 FREQUENCY=30000000" INFO:iMPACT - Digilent Plugin: Plu…

先来看不同JTAG方案,下载配置QSPI Flash所耗时间 基于FTDI方案,JTAG下载时间为494sec JTAG chain configuration -------------------------------------------------- Device ID Code IR Length Part Name 4ba00477 arm_dap xc7z020 -------------------------------------------------- Enablin…

0. 简介 在使用Quartus软件时,经常会时不时的发现一些小技巧,本文的目的是总结所查阅或者发现到的小技巧,本文长期更新. 1. Quartus中的模板功能 最近在Quartus II的菜单里找到了一个好去处:language template. 在Edit -> Insert Template下可以看到Verilog HDL.SystemVerilog.VHDL.AHDL.Quartus II TCL.TCL的语言模板. 在Verilog HDL下面,可以找到基本的逻辑操作符.基本语言结构…

0. 简介 在使用QuartusII软件的过程中,经常地需要跑仿真,那么说到仿真就不得不说Modelsim这个仿真软件了,我们这里介绍下该软件在QuartusII中的使用方法. 1. 建立Quartus和Modelsim的连接      如果是首次使用,需建立连接.Tools->Options->EDA Tools Option,在Modelsim-Altera处选择应用软件路径.比如“D:\altera\13.0\modelsim_ae\win32aloem”这种. 2. 建立测试文件  …

原理介绍 1.分频 FPGA设计中时钟分频是重要的基础知识,对于分频通常是利用计数器来实现想要的时钟频率,由此可知分频后的频率周期更大.一般而言实现偶数系数的分频在程序设计上较为容易,而奇数分频则相对复杂一些,小数分频则更难一些. 1)偶分频系数=时钟输入频率/时钟输出频率=50MHz/5MHz=10,则计数器在输入时钟的上升沿或者下降沿从0~(10-1)计数,而输出时钟在计数到4和9时翻转. 2)奇分频系数=50MHz/10MHz=5,则两个计数器分别在输入时钟的上升沿和下降沿从0~ (5-1…