https://en.wikipedia.org/wiki/Clock_network…

一个gating的clock是指:clock network除了包含inverter和buffer外,还有其他logic. PrimeTime会自动的对gating input进行setup和hold violation的检查,来防止clock不被interrupt和clipped (在该情况下,combinational gates,一个signal是clock并且通过该gate进行propagation,另一个signal是不是clock) 命令set_clock_gating_check可…

PrimeTime会自动track clock tree中的inverter和buffer,从而得到每个register的clock sense. 如果clock tree中,只有buffer和inverter,到达register clock的clock signal可以表示为"unate". positive unate:rising edge的clock source引起register clock pin的rising edge. negative unate:rising e…

Prime Time中的clock分析包括: 1)Multiple clocks,clock from port/pin,virtual clock. 2)Clock network delay and skew,clock latency----delay of the clock network relative to the source. clock skew-----variation of arrival time of clock at destination point. 3)G…

PTPX在加入CPF/UPF这样的文件后,可以分析multi-voltage,power-gating这样的设计. 针对某个power rail的cell,PTPX支持进行annotate. set_annotated_power –internal_power 0.1 –leakage_power 0.0 –rail VDDA U1 可以通过report_annotated_power –rail的命令来报告出来. 在设置power_enable_multi_rail_analysis之后,可…

①时钟的偏移(skew):时钟分支信号在到达寄存器的时钟端口过程中,都存在有线网等延时,由于延时,到达寄存器时钟端口的时钟信号存在有相位差,也就是不能保证每一个沿都对齐,这种差异称为时钟偏移(clock skew),也叫时钟偏斜.时钟的偏移如下图所示: 此外,时钟skew与时钟频率并没有直接关系,skew与时钟线的长度及被时钟线驱动的时序单元的负载电容.个数有关. ②时钟抖动(jitter):相对于理想时钟沿实际时钟存在不随时间积累的.时而超前.时而滞后的偏移称为时钟抖动,简称抖动,如下图所示:…

PrimeTime一般用作sign off的timing check,也可用在DC之后的netlist的timing analysis 一般的使用流程: 1) Read design data,--------------netlist,db,sdf,parasitics,milkway 2) Constrain design,--------------sdc 3) Specify env and analysis condition, 4) Check design and analysis…

时序分析工具会找到且分析设计中的所有路径.每一个路径有一个起点(startpoint)和一个终点(endpoint).起点是设计中数据被时钟沿载入的那个时间点,而终点则是数据通过了组合逻辑被另一个时间沿载入的时间点. 路径中的起点是一个时序元件的时钟pin或者设计的input port.input port可以作为起点是因为数据可以由外部源(external source)进入设计. 终点则是时序元件的数据输入pin或者设计的output port.同理output port可以作为终点是因为数…

Report的生成 report_power表示产生power report,update_power表示进行power analysis. report_power命令可以生成四种形式的report, 1)       Power group-based,default的方式. 2)       Cell-based,加入-cell_power的option 还可以加入-sort_by 的option来根据cell_internal_power(default),cell_leakage_po…

power domain:一个逻辑的集合体,包含power supply的一些信息.建立在FE. voltage area:chip上的一块物理区域.可以看作power domain的物理实现. Level shift,isolate cell,retention register的插入,越早越好,这样他们对timing和physical design的 影响,能更早的可见,CTS和DFT应该是对power已知的. Power Intent描述设计中的power domain,level shi…