大三都要结束了,才发现自己太多东西没深入学习. 对于偶分频:(计数到分频数的一半就翻转) 注: 图中只用了一个计数器,当然也可以用多个: 图中只计数到需要分频的一半,当然也可计数到更多: 图中从第一个上升沿有效,当然也可延迟多个周期开始. 例如: //任意偶分频设计 module frequency_divider_6 (clk, rst, data_out); input clk, rst; output data_out; :] counter; reg data_out; ; //改变N的…

verilog设计: 分频器的设计: 分频器就是将一个时钟源的频率降低的过程(可以通过观察分频之后周期中包含几个原时钟周期来看是几分频),分频分为基数分频也分为偶数分频, 偶数分频的代码如下:(其中就是计数器翻转的过程) module div(clk,rst_n); input clk,rst_n; reg clk_1k;//1k Hz的时钟 reg [:] count; //计数器 parameter div = ;//这个分频为了方便仿真,随意定了个较小的值,10分分频 parameter…

因为大多数的FPGA内部的触发器数目相当多,又加上独热码状态机(one hot code machine)的译码逻辑最为简单,所以在FPGA实现状态机时,往往采用独热码状态机(即每个状态只有一个寄存器置位的状态机).建议采用case语句来建立状态机的模型,因为这些语句表达清晰明了,可以方便的由当前状态转向下一个状态并设置输出.记得:不要忘记在case语句的最后写上default分支,并将状态设置为'bx这就等于告诉综合器case语句已经指定了所有的状态.这样综合器就可以删除不必要的译码电路使生成…

verilog设计进阶 时间:2014年5月6日星期二 主要收获: 1.自己动手写了第一个verilog程序. 题目: 利用10M的时钟,设计一个单周期形状例如以下的周期波形. 思考: 最開始的想法是:定义两个计数器进行计数,两个使能标志位分别控制这两个变量.可是这样逻辑又太复杂,网上搜了搜,还是定义一个计数器比較好. verilog程序: modulefdivision(clk, rst, clk_out); input clk; input rst; output clk_out; reg[…

近期阅读Verilog HDL高级数字设计(第二版)中,遇到了串行比特流BCD码转余3码转换器的设计,比较独特的是: (1)该转换器的输入为1位串行比特流,输出也为1位串行比特流. BCD码与余三码的转换关系如下: 8421BCD码=余3码+0011 表1 8421BCD码-余3码转换关系(4位无符号数) 10进制 8421BCD码 余3码 10进制 8421BCD码 余3码 0 0000 0011 8 1000 1011 1 0001 0100 9 1001 1100 2 0010 0101…

verilog设计进阶 时间:2014年5月6日星期二 主要收获: 1. 自己动手写了第一个verilog程序. 题目: 利用10M的时钟,设计一个单周期形状如下的周期波形. 思考: 最开始的想法是:定义两个计数器进行计数,两个使能标志位分别控制这两个变量.但是这样逻辑又太复杂,网上搜了搜,还是定义一个计数器比较好. verilog程序: module fdivision(clk, rst, clk_out); input clk; input rst; output clk_out; reg[…

详细的了解层次化事件队列有助于理解Verilog的阻塞赋值和非阻塞赋值功能.所谓层次化事件队列指的是用于调度仿真时间的不同Verilog事件队列.在IEEE的5.3节中定义了层次化事件队列在逻辑上分为用于当前仿真事件的4个不同队列,和用于下一段仿真事件的若干个附加队列: 1)动态事件队列(下列事件队列的执行顺序可以随意安排) a)阻塞赋值 b)计算非阻塞赋值的RHS  c)连续赋值  d)执行$display命令  e)计算原语的输入输出变化 2)停止运行的事件队列: #0延时阻塞赋值 3)非阻…

总线 总线是运算部件之间数据流通的公共通道.在硬线逻辑构成的运算电路中只要电路的规模允许可以比较自由的确定总线的位宽,从而大大的提高数据流通的速度.各个运算部件和数据寄存器组可以通过带有控制端的三态门与总线连接. 通过控制端来控制在某一时间段内,总线归那几个部件使用(任何时间段只能有一个部件发送,但是可以有一个或多个接受).为了使得总线连接能够与其他模块相配合,必须进行严格的时序控制. 流水线 流水线(pipe-line)的设计方法常用于高性能的.需要进行大规模运算的系统中.所谓流水线设计实际上…

上图表示的就是数字电路设计中常用的时钟同步状态机的结构.其中共有四个部分产生下一状态的组合逻辑F.状态寄存器组.输出组合逻辑G.流水线输出寄存器组.如果状态寄存器组由n个寄存器组成,就可以记忆2^n个状态.并且所有的寄存器都连接在一个共同的时钟信号上,现代电路设计通常采用正跳变沿D触发器. 下一个状态=F(当前状态,输入信号) 输出信号=G(当前状态,输入信号) 通常的状态机是没有Pipeline output的,并且可以分为两类: Mealy型:时序逻辑的输出不但取决于状态还取决于输入,输出信…

在verilog编程中,常数与寄存器变量的乘法综合出来的电路不同于寄存器变量乘以寄存器变量的综合电路.知乎里的解释非常好https://www.zhihu.com/question/45554104,总结乘法器模块的实现https://blog.csdn.net/yf210yf/article/details/70156855 乘法的实现是移位求和的过程 乘法器模块的实现主要有以下三种方法 1.串行实现方法 占用资源最多,需要的时钟频率高些,但是数据吞吐量却不大 两个N位二进制数x.y的乘积用简…

1)状态机的异步置位和复位 异步置位与复位是于时钟无关的.当异步置位或复位信号来临时,他们立即分别置触发器的输出为1或0,不需要等待时钟沿的到来.要将他们列入always块的事件控制信号内就能触发always的执行. 沿关键词包括posedge(信号上升沿)和negedge(下降沿触发)的时钟,信号可以按照任意顺序列出. 1)异步高电平有效置位: @(posedge clk or posedge set) 2)异步低电平有效复位: @(posedge clk or negedge set) 2)…

module tw(clk,k_or,k1,k2); input clk; output k_or,k1,k2; reg [2:0] c1,c2; reg m1,m2; initial begin c1=0; c2=0; m1=0; m2=0; end always @(posedge clk) begin if(c1==a) c1<=0;else c1<=c1+1; if(c1==1) m1=~m1;else if(c1==b) m1=~m1;end always @(negedge clk…

在FPGA的学习过程中,最简单最基本的实验应该就是分频器了.由于FPGA的晶振频率都是固定值,只能产生固定频率的时序信号,但是实际工程中我们需要各种各样不同频率的信号,这时候就需要对晶振产生的频率进行分频.比如如果FPGA芯片晶振的频率为50MHz,而我们希望得到1MHz的方波信号,那么就需要对晶振产生的信号进行50分频. 分频器的设计虽然是FPGA学习过程中最简单的实验,但是真正想要把分频器的来龙去脉弄清楚,还是需要花费一番功夫的.下面先介绍一下最常见的几种分频器写法:  1.偶数分频器 相信…

分频器是用的最广的一种FPGA电路了,我最初使用的是crazybingo的一个任意分频器,可以实现高精度任意分频的一个通用模块,他的思想在于首先指定计数器的位宽比如32位,那么这个计数器的最大值就是2^32=4294967296, 假设系统时钟为50MHz,那么假如要想实现输出频率为fout,那么可以使用的频率控制字为: K满足关系: ,那么设计计数器在每个时钟上升沿累加的值为K,当计数值为2^31时,clkout=1;否则clkout=0.最终即可以实现任意频率的输出,精度的计算方法为当K=1…

本文转自:http://www.cnblogs.com/linjie-swust/archive/2012/03/27/FPGA_verilog.html 在FPGA设计中经常使用到逻辑复制,逻辑复制也用在很多场合. 1．    信号驱动级数非常大,扇出很大,需要增加驱动力 逻辑复制最常使用的场合时调整信号的扇出.如果某个信号需要驱动后级很多单元,此时该信号的扇出非常大,那么为了增加这个信号的驱动能力,一种办法就是插入多级Buffer,但是这样虽然能增加驱动能力,但是也增加了这个信号的路径延时.…

有限状态机FSM(自动售报机Verilog实现) FSM 状态机就是一种能够描述具有逻辑顺序和时序顺序事件的方法. 状态机有两大类:Mealy型和Moore型. Moore型状态机的输出只与当前状态有关,而Mealy型状态机的输出不仅取决于当前状态,还受到输入的直接控制,并且可能与状态无关. 当使用Verilog来描述一个简单状态机的设计时,应将状态寄存器的控制器的控制和状态机状态里的组合逻辑分开. 分离功能使得在逻辑部分的代码中可以使用阻塞赋值语句 状态更新逻辑包含状态寄存器,不能被外设读取.…

Verilog中锁存器与多路选择器 Verilog是一种硬件描述语言,它代表的是硬件. Verilog代表的就是逻辑门和连接线. 对于一个always@(*)控制的块而言,只要块中的表达式包含的任意的一个变量发生变化时,这个块都会被重新读取. 锁存器 always块不完整的敏感信号列表 if-else不完整结构 case忽略某些值 assign语句锁存器 只对电平敏感(不考虑posedge和negedge边沿敏感),且always块中的敏感变量表中没有包含在块中出现的所有变量(称为不完整的敏感变…

一.HDL的概念和特征 HDL,Hard Discrimination Language的缩写,翻译过来就是硬件描述语言.那么什么是硬件描述语言呢?为什么不叫硬件设计语言呢?硬件描述语言,顾名思义就是描述硬件的语言,它用文本的形式来描述电子系统硬件结构和行为,是一种用形式化方法来描述数字电路和系统的语言.正是因为如此,硬件与软件不一样,他不像软件,你某天突发奇想,想实现某个的界面,搞搞代码就OK了.硬件它是由实实在在的物理器件搭载而成,用抽象的语言怎么可能弄出一个电路来呢? 一门语言,总有那么一…

可综合的语法已经记录得差不多了,剩下一些遗留的问题,在这里记录一下吧. 一.逻辑设计 (1)组合逻辑设计 下面是一些用Verilog进行组合逻辑设计时的一些注意事项: ①组合逻辑可以得到两种常用的RTL 级描述方式.第一种是always 模块的触发事件为电平敏感信号列表:第二种就是用assign 关键字描述的数据流赋值语句. ②always 模块的敏感表为电平敏感信号的电路可几乎可以完成对所有组合逻辑电路的建模.always模块的敏感列表为所有判断条件信号和输入信号,但一定要注意敏感列表的完整性…

Verilog HDL Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由.VHDL和Verilog HDL两者相比,VHDL的书写规则比Verilog HDL烦琐一些,但Veri log HDL自由的语法也容易让少数初学者出错.国外电子专业很多会在本科阶段教授VHDL,在研究生阶段教授Verilog HDL.它们的共同特点是利于由顶向下设计,利于模块的划分与复用,可移植性好,通用性好,设计不因芯片的工艺与结构的变化而变化,更利于向ASIC的移植.Verilog HD…

基于VHDL利用PS2键盘控制的密码锁设计 附件:下载地址 中文摘要 摘 要:现代社会,人们的安全意识正在不断提升.按键密码锁由于其具有方便性.低成本等特征,还是大有用武之地的.但是通常的按键密码锁开发,都是基于单片机技术.因为单片机在性能方面存在着一些不足,还不能完全满足人们对密码锁功能和安全方面进行扩展的需求.所以,本文提出了一种相应的解决方法.本文阐述了一种基于FPGA平台和VHDL语言的密码锁设计原理与方法.密码锁作为一个小型数字系统,通过利用PS/2接口键盘作为输入模块.FPGA作为核…

这篇是计算机类的优质预售推荐>>>><Verilog与SystemVerilog编程陷阱:怎样避免101个常犯的编码错误> 编辑推荐 纠错式学习,从"陷阱"中学习编程,加深对语言本身的理解. 逆向式学习,从错误中学习避免错误的方法.让读者写出更好的代码. 案例式学习,将101个"陷阱"分类汇编,以针对性案例引导读者掌握编程要点. 译者序 译者序 随着电子设计自己主动化(Electronic Design Automation,ED…

目录 背景 AES加密的几种模式 基本运算 AES加密原理 Matlab实现 Verilog实现 Testbench 此本文首发于公众号[两猿社],重点讲述了AES加密算法的加密模式和原理,用MATLAB和Verilog进行加解密的实现. 美剧<硅谷>第六季居然已经完结了!小猿追了6年的剧就这么结束了,然而结局感觉并不那么喜剧.比尔·盖茨和Twitter前CEO也在最后一集本色出演了. <硅谷>每一季的内容都紧跟当时科技前沿,最后一季也不例外,焦点聚集于信息安全.经过Richard…

作为引子,首先来看一段描述,该段介绍了SystemVerilog对比Verilog在RTL设计和建模时的新特性之一(logic数据类型),然后下文我再展开对比介绍Verilog和SystemVerilog中的基本数据类型.(该段内容引用自 @Dr. Pong P. Chu 的书籍列表之<FPGA Prototyping by SystemVerilog Examples: Xilinx MicroBlaze MCS SoC>的书籍说明部分) <SystemVerilog vs Veril…

http://bbs.elecfans.com/jishu_278578_1_1.html 掌握FPGA可以找到一份很好的工作,对于有经验的工作人员,使用FPGA可以让设计变得非常有灵活性.掌握了FPGA设计,单板硬件设计就非常容易(不是系统设计),特别是上大学时如同天书的逻辑时序图,看起来就非常亲切.但FPGA入门却有一定难度,因为它不像软件设计,只要有一台计算机,几乎就可以完成所有的设计.FPGA设计与硬件直接相关,需要实实在在的调试仪器,譬如示波器等.这些硬件设备一般比较昂贵,这就造成一定…

1.寄存器与锁存器 锁存器:电平触发的存储单元,在有效电平时间里可以多次改变数据. 优点:    占触发器资源少,缺点是容易产生毛刺.(附上去毛刺的方法:格雷码计数器(*https://blog.csdn.net/qp314/article/details/5147695*)代替二进制码计数器,或者用D触发器同步.)  在FPGA中用的很少,因为FPGA中触发器的资源非常丰富.  寄存器:边沿触发的存储单元,在上升或下降沿数据变化,一个周期里只能变化一次.(寄存器是有DFF(D触发器)构成的,它…

上周的时候,老师让编写一个简单的dds程序,本文说明了整个过程中我遇到问题以及一些个人的思考.初次接触FPGA,如有问题请多多指教~ 1.几个疑问,解决和没有解决的. 为何采用ROM而不是直接采用DDS核来进行正弦信号的合成? 实际中如果只需要合成正弦信号,那么DDS核是一个很好的选择,而且DDS核可以选择是否采用泰勒校正以获取更低的杂散.由于ROM表中的数据可以由我们自己选择,采用ROM做DDS具有更强的灵活性. 在使用chipscope时,添加ICON核和.cdc文件的区别? ICON核的添…

一.前言 其实本人学习C++的目的,只是为了体会OOP设计思想,并为利用System Verilog验证复杂设计做准备.如果想要真正做点软件方面项目级的东西,还需要掌握其他高级语言和库.框架等知识.因此该系列博文仅注重语言基础和设计思想.上一篇该系列博文讲述了C++中基本的类封装,这次利用运算符重载友元函数来体会下C++的灵活性. 二.运算符重载友元函数  本文同样以<C++ Primer Plus>中的一个简单示例来讲解此内容.场景如下:时间粗劣地分为时和分两部分.需要完成两个时间的相加.时…

以前在用modelsim对Xilinx进行器件库编译时,我用的比较多的是直接在ISE中编译器件库,感觉很方便简单,就是编译时间有点长.自从前段时间,在自己电脑装MathType,360杀毒软件将它视为木马.我以为是360误报,直接将360安全卫士关闭了.后来,电脑上的软件一个接一个的出现问题,说是软件的某个文件被感染了.最后只能被迫重新装系统,装完后立刻装上ISE14.7,想着modelsim编译Xilinx器件库时间太久了,就不装了,先用ISE14.7自带的仿真工具ISIM.用了几天的ISIM…

由 xooo 于 星期五, 09/18/2015 - 15:35 发表 以前在用modelsim对Xilinx进行器件库编译时,我用的比较多的是直接在ISE中编译器件库,感觉很方便简单,就是编译时间有点长.自从前段时间,在自己电脑装MathType,360杀毒软件将它视为木马.我以为是360误报,直接将360安全卫士关闭了.后来,电脑上的软件一个接一个的出现问题,说是软件的某个文件被感染了.最后只能被迫重新装系统,装完后立刻装上ISE14.7,想着modelsim编译Xilinx器件库时间太久了…