Voltage Translation for Analog to Digital Interface ADC http://openschemes.com/2010/03/23/zeroplus-logic-cube-review-and-teardown/ LAP 16032 has 4.5MBIT SRAM and can aquire up to 128k per chn, now my LAP 16032 has 18MBIT SRAM It’s a good product, and…

logic analyzer device: Saleae Logic 16 Pc software gui: capture signal picture:   send command 0x55 throught spi controller…

chipscope中,通常有两种方法设置需要捕获的信号.1.添加cdc文件,然后在网表中寻找并添加信号2.添加ICON.ILA和VIO的IP Core 第一种方法,代码的修改量小,适当的保留设计的层级和网线名,图形化界面便于找到 需要捕获的信号. 第二种方法,对代码的改动量大一些,同时需要熟悉相关IP的设置,优点是,可以控制 ICON,并调用VIO. 与之类似,Vivado也有着两种方法进行设置.1.在综合后的网表中寻找相关信号,右键点开菜单,然后设置mark debug 2.添加ILA,VIO…

本文基于Vivado 2014.2,阅读前请参考前文http://blog.chinaaet.com/detail/37264 之前的设计都是出发后直接捕获数据.其实,与chipscope类似,可以设置捕获数据的条件. 1. 将Capture mode设置为BASIC. 2. 在Basic Trigger Setup下面可以看到Basic Capture Setup的界面. 3. 从上两张图可以看到,触发信号为starup_counter,触发条件为03,捕获条件为88,触发位置为7. 4. 从…

本文基于Vivado 2014.2,通过一个简单的设计来讨论Vivado Logic Analyzer的功能. 在上一篇http://blog.chinaaet.com/detail/37242中,设置好了需要捕获的信号. 完成Implementation后,生成bit文件,打开Hardware Manager,下载并配置好FPGA,开始Vivado Logic Analyzer的使用. 1. 下载好bit文件后的界面如下图所示. 2. 这里有个问题,Vivado 2014.2中,Debug P…

本文基于Vivado 2014.2,代码基于文章http://blog.chinaaet.com/detail/37239中使用的代码. 这一篇仅讨论在综合后的Netlist中选择信号进行捕获的方法. 第一个问题就是,只有Nets下的信号可以设置mark debug. 从原理上来说是很不合理的.Chipscope的捕获界面中,只有Reg信号可以被抓取,而Vivado是Net,从实际的角度说也是很不合理的,LUT可以直接被抓去,从原理上和时序上,对设计都是不合适的. 在Set Up Debug中,…

Xilinx Vivado 提供了上板后的FPGA逻辑分析,信号视图显示等功能. 需要注意,上板后查看信号需要重新综合,并且需要耗费一定的片上布局布线资源. 1. 添加debug信号 可以对模块端口或者wire 变量进行debug信号提取,只要在verilog代码前面添加:(* MARK_DEBUG = "true" *) 即可:例如, 此时需要跑综合,检查错误并分析语义.并且通过vivado综合,进行下一步. 2. 配置debug信号 配置debug信号,用于挑选需要进行真正查看的信…

在Quartus SignalTap 工具中加入信号,发现加入的信号变成红色,如图所示的data_slave[7..0]: 这样的信号是没有办法观测的,不会根据SignalTap 的Clock和Trigger进行更新,原因是Synthesis过程将它省略, 添加综合选项(Synthesis Attribute)可以让综合器保留这些对顶层模块输入输出没有帮助的信号,常用的有: wire[:] cnt/*synthesis keep*/; // Keep the Entity of Wirereg…

Voltage Translation for Analog to Digital Interface 孕龙逻辑分析仪 ZeroPlus Logic Analyzer How to modify analog output range of Arduino Due In today's microcontroller market, most of the Analog to Digital converters are only able to accept voltages from the…

题记:这个笔记不是特权同学自己整理的,特权同学只是对这个笔记做了一下完善,也忘了是从那DOWNLOAD来的,首先对整理者表示感谢.这些知识点确实都很实用,这些设计思想或者也可以说是经验吧,是很值得每一个有志于FPGA/CPLD方面发展的工程师学习的. 1.硬件设计基本原则 (1).速度与面积平衡和互换原则:一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面积的节约:反之,如果一个设计的时序要求很高,普通方法达不到设计频率,那…