DDR3调试总结

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FPGA DDR3调试

FPGA DDR3调试 Spartan6 FPGA芯片中集成了MCB硬核,它可以支持到DDR3.在Xilinx的开发工具Xilinx ISE中提供了MIG IP核,设计者可以用它来直接生成 DDR3 控制器设计模块,并通过 MIG 的 GUI 图形界面完成相关配置. 首先,建立ISE工程,并添加MIG IP核, 接下来进行MIG IP核配置,这里列出主要的部分, 这里选择DDR的类型,并选择使用Spartan6的哪一个bank,一般选择左边的bank, 这里设置DDR3的时钟频率以及DDR3的设…

DDR3调试总结本文为原创,转载请注明作者与出处 http://blog.csdn.net/hanfei_1/article/details/70546010 以前同是DDR3的无知少年,由于项目需求.工作需要,有幸深入研究DDR3,中间也确实历经各种盲目阶段,查询资料.建立工程.调试错误等等,如今对此不敢说是精通,也只能说是基本入门,写此文章的目的也无非是想让那些和当初的我一样的初学者少走些弯路而已,也只当是抛砖引玉,也希望大神们能多多指教!提前谢过了,下面也为了不让大家看的那么无聊,也会适…

DDR3调试记录

FPGA采集视频数据并写到DDR3,然后从DDR3读出并送给显示终端显示.不能稳定显示.但用FPGA内部逻辑产生color bar写到DDR3后读出来显示正常.因此DDR3部分逻辑没有问题.怀疑FPGA采样问题.于是优化FPGA时序后.时序报告通过后,用碟机作为输入源显示有时会稳定一下过一会就花屏.用HDMI 信号发生器作为输入源.输入color bar 显示可以稳定时间长一些.但过一会也会花屏.但是输入高频类的图像一刻都不能稳定输出.于是更加怀疑FPGA采样的问题.于是将输出视频降…

ddr3调试经验分享（一）——modelsim实现对vivado中的MIG ddr3的仿真

Vivado中的MIG已经集成了modelsim仿真环境,是不是所有IP 都有这个福利呢,不知道哦,没空去验证. 第一步:使用vivado中的MIG IP生成一堆东西 ,这个过程自己百度.或者是ug586有step by step 的,so easy. 生成之后是这样子的第二步:在modelsim中增加xilinx库编译库 tool--> compile simulation libraries 选择modelsim,我只会verilog所以只选择了这个. comiled library…

[求助] 关于DDR3的读写操作，看看我的流程对吗？

[求助] 关于DDR3的读写操作,看看我的流程对吗? 最近简单调了一下KC705开发板上面的DDR3,型号是MT8JTF12864HZ-1G6:有时候加载程序后,发现读出数据不是写进去的,在这将我的操作思路说下,有弄过的说说哪块有问题:1.ip核的sys_clk_i给400M时钟,clk_ref_i给200M时钟:app_wdf_mask全为0:app_sr_req,app_ref_req,app_zq_req接pull_down;2.等初始化完成后(即init_calib_complete为高…

Lattice FPGA 板子调试笔记

最近在调试LATTICE FPGA 做的视频板子,颇不顺利,所以记录下来作为以后的参考: 1.FPGA的IO口不是所有的都是双向的,有些有特殊作用的是单向的. 在查阅 LatticeECP3-17EAPinout.CSV 之后, 发现在LEF3-17EA-FN484C中,有以下几个管脚是单向的: C4 G7 G6 : jtag 管脚 C14 C15 B15 B16 :编程管脚 K1 L5 L1 K6 N17 M18 :PLL的反馈(fb)管脚 AB2…

Lattice 的 Framebuffer IP核使用调试笔记之datasheet笔记

本文由远航路上ing 原创,转载请标明出处. 学习使用以及调试Framebuffer IP 核已经有一段时间了,调试的时候总想记录些东西,可是忙的时候就没有时间来写,只有先找个地方记录下,以后再总结.所以找这个时间好好的记录学习下.更加详细可以参考datasheet. Framebuffer IP核总体概括以及结构示意图如下: Framebuffer IP核的作用是帧率的提升,支持静态(固定分辨率)和动态(可变分辨率,设置最大分辨率)两种模式.同时也可以选择开启或关闭转换功能.输入输出管脚以及和…