setup time:建立时间,也就是在时钟上升沿到来前,数据需要稳定的时间.hold time:保持时间,指的是在时钟上升沿到来后,数据还需要保持的时间.实际上设置setup time和hold time最根本的原因就是因为时钟的transition不是完美的toggle,而是会有一个变化的过程,如果数据在这个变化的过程中发生了变化,很有可能会导致数据没有被锁住,从而产生亚稳态.同频同相的时钟,在launch clock和capture clock之间的setup和hold关系,不做任何con…

上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号,低有效; D是信号输入端,Q信号输出端; 这里先说一下D触发器实现的原理:(假设S和R信号均为高,不进行置位和清零操作)CP=0时: G3和G4关闭,Q3和Q4输出为’1’.那么G5和G6打开,Q5=D,Q6=/D.Q5,Q6        的信号随输入信号D的改变而变化; G1和G2构成一个SR锁存器,我们知道,当        SR锁存器的S.R的输入均为高的时候,锁存器的输出保持不变,所以Q和/Q保…

分析说明:D2:目的寄存器:D1:源寄存器: edge2:下一个时钟上升沿:edge1:当前时钟上升沿:edge0:当前时钟上升沿的前一个时钟沿:如下图: 建立时间:触发器D2(数据要到达目的的地方)在时钟上升沿edge1(以edge1是当前的时钟上升沿)输入端的数据data1(data1是 edge0时D1打给D1的数据,或者说是edge0时刻D1的输出.edge0是edge1的前一个上升沿)的前一段时间t_setup要求data1 数据稳定(为什么要这样要求呢?).很明显建立时间是对D2的输…

静态时序分析 基本概念  [转载] 1.   背景 静态时序分析的前提就是设计者先提出要求,然后时序分析工具才会根据特定的时序模型进行分析,给出正确是时序报告. 进行静态时序分析,主要目的就是为了提高系统工作主频以及增加系统的稳定性.对很多数字电路设计来说,提高工作频率非常重要,因为高工作频率意味着高处理能力.通过附加约束可以控制逻辑的综合.映射.布局和布线,以减小逻辑和布线延时,从而提高工作频率. 2.   理论分析 2.1   固定参数launch edge.latch edge.Tsu.T…

原文地址:http://blog.chinaunix.net/uid-21198646-id-3212383.html 差分对的约束设置 第一步,差分对的设置 差分对的设置有很多方法,下面介绍两种最常用的方法. 1． 点击菜单Logic→Assign Differential Pair... 弹出以下对话框. 点击你想要创建差分对的Net1和Net2,填入差分的名字,点击Add后就成功创建了差分对. 点击Auto Generate按钮后,弹出以下对话框: 在第一个输入框填入Net的主要名字后,在…

IC系统是什么? 对算法工程师来说,IC系统是完成特定功能的硬件.对架构设计师来说,IC系统包括控制,运算,存储部分.电路设计工程师来说,IC系统是加法器,乘法器,与非门,运算放大器,开关电容等的搭配.对版图工程师来说,它是多边形组成的组合. 一个常见的IC系统包括: 数字部分(可能包括微处理器,控制电路,数据通路等) 模拟部分(可能包括PLL,A/D,RF等) 连线 I/O PAD 存储器 数字部分 绝大多数数字系统都采用同步设计方法,即采用时钟來统一协调系统各部分的运行.它由组合逻辑和时序单…

SDF(Standard Delay Format)是一种存储timing data的文件,其中的数据是tool-independent的 可以包括: 1)Delay: module path, device, interconnect, port 2)Timing checks: setup, hold, recovery, removal, skew, width, period 3)Timing environment: SDF file支持hierarchical timing anno…

Prime Time中的clock分析包括: 1)Multiple clocks,clock from port/pin,virtual clock. 2)Clock network delay and skew,clock latency----delay of the clock network relative to the source. clock skew-----variation of arrival time of clock at destination point. 3)G…

Pswitch = Ceff * Vvdd^2*Fclk, Pshort-circuit = Isc * Vdd * Fclk, Pleakage = f(Vdd, Vth, W/L) 尽管对电压的scaling,可以以平方的关系减小dynamic/leakage power,但是voltage的scaling会影响gate delay, setup/hold timing,memory access time scale. voltage 的dynamic scaling,在processor…

CDC中最重要的问题是metastability问题. 加入Synchronizer来进行异步时钟的同步,两级的Sync,第二级仍然会出现亚稳态的概率由MTBF决定. MTBF:mean time between fail,数值越大越好,MTBF=1/(Fclk*Fdata*X). 在频率越高的情况下,MTBF越小,而且clock周期也短,此时可以考虑4级Sync. 在sending clock domain,先将数据用reg打一拍,消除glitch,而且减小了Fdata的频率,这样做CDC时,…