很简单的,app_en和app_rdy一握手,代表MIG接受了一个写数据请求或者读数据请求,只要保证app_en和app_rdy握手,根本就不关心写数据rdy,这是MIG的一个bug,你看它源码就知道...这样做,就把写命令和写数据的rdy信号统一了,减少了接口逻辑的复杂度. http://bbs.eetop.cn/thread-422070-2-1.html…

基于FPGA的DDR3多端口读写存储管理系统设计 文章出处:电子技术设计 发布时间: 2015/03/12 | 1747 次阅读 每天新产品 时刻新体验专业薄膜开关打样工厂,12小时加急出货   机载视频图形显示系统主要实现2D图形的绘制,构成各种飞行参数画面,同时叠加实时的外景视频.由于FPGA具有强大逻辑资源.丰富IP核等优点,基于FPGA的嵌入式系统架构是机载视频图形显示系统理想的架构选择.视频处理和图形生成需要存储海量数据,FPGA内部的存储资源无法满足存储需求,因此需要配置外部存储器.…

本文转自:(4条消息) xilinx ddr3 MIG ip核使用详解_admiraion123的博客-CSDN博客 1,DDR3基本内容介绍1.1,DDR3简介DDR3全称double-data-rate 3 synchronous dynamic RAM,即第三代双倍速率同步动态随机存储器.所谓同步,是指DDR3数据的读取写入是按时钟同步的:所谓动态,是指DDR3中的数据掉电无法保存,且需要周期性的刷新,才能保持数据:所谓随机存取,即可以随机操作任一地址的数据:所谓double-data-r…

基于TI DSP TMS320C6657.XC7K325T的高速数据处理核心板 一.板卡概述    该DSP+FPGA高速信号采集处理板由我公司自主研发,包含一片TI DSP TMS320C6657和一片Xilinx K7 FPGA XC7K325T-1FFG900.包含1个千兆网口,1个FMC HPC接口.可搭配使用AD FMC子卡.图像FMC子卡等,用于软件无线电系统,基带信号处理,无线仿真平台,高速图像采集.处理等.     二.技术指标 以xilinx 公司K7系列FPGA XC7K32…

基于TMS320C6678.FPGA XC5VSX95T的一路Full模式Camera Link图像理平台 一.板卡概述 该板卡采用TI公司新一代DSP TMS320C6678,结合FPGA,型号为Xilinx Spratan 6 XC6SLX100T,支持 一路Full模式的Camera Link信号输入.可选工业级芯片. 二.性能指标: 1.自定义标准结构,几何大小 250X120mm.  2. 采用单DSP,TMS320C6678,实现8核,1.25GMHz的快速数据处理.支持定点和浮点运…

本文设计思想采用明德扬至简设计法.在高速信号处理场合下,很短时间内就要缓存大量的数据,这时片内存储资源已经远远不够了.DDR SDRAM因其极高的性价比几乎是每一款中高档FPGA开发板的首选外部存储芯片.DDR操作时序非常复杂,之所以在FPGA开发中用途如此广泛,都要得意于MIG IP核.网上关于MIG控制DDR的资料很多,因此本文只讲述个人认为较重要的内容.由于MIG IP核用户接口时序较复杂,这里给出扩展接口模块用于进一步简化接口时序. 我们从IP核配置开始说起.Controller Opt…

本编文章的目的主要用简明的方法对DDR3进行读写,当然这种方式每次读写都需要CPU干预,效率是比较低的,但是这是学习的过程吧. 本系列文章尽可能的让每一个实验都相对独立,过程尽可能保证完整性,保证实验的可重现性. 但是用到的模块或者IP的具体作用和用法不保证都重复详细的介绍. 本文所使用的开发板是兼容zedboardPC 开发环境版本:Vivado 2015.4 Xilinx SDK 2015.4 生成硬件系统 新建vivado工程 选择Zedboard 新建Block Design 添加ZYN…

写控制完成后开始设计读控制,写控制和读控制是非常相似的. 一.总线详解 由 User Guide 可知各信号之间的逻辑关系,读数据是在给出命令之后一段时间后开始出现的.图中没有给出app_rd_data_end信号,此信号和app_wdf_end是相同的,即在DDR3的物理层端与用户端存在两种速率情况,此次设计速率为4:1,app_rd_data_end 和 app_rd_data_valid 相同. 二.读控制模块设计 本次设计读控制模块,试着将之前写控制模块的64个128bit数据读回来,并…

调取的 DDR3 控制器给用户端预留了接口,用于实现对该 IP 核的控制,本篇介绍一下 DDR3 IP核写.在生成 DDR3 IP 核的界面中,可以找到 User Guide 手册,DDR3 的使用将围绕这个手册来展开. 一.接口框图 打开 User Guide 第 90 页,可以看到 DDR3 IP 核的接口框图如下所示.可以看到,中间部分就是我们调取的 DDR3 IP 核,它预留了两组总线,右边一组直接绑定在 DDR3 芯片端口,其总线信号名称均以 ddr 开头,这部分总线只需要在 top…

对于熟悉Intel FPGA的老(gong)司(cheng)机(shi)来说,外部存储器的控制早已是轻车熟路,但是对于新手,DDR3/DDR2 的IP使用也许并没有那么简单,不过没关系,骏龙的培训网站(www.fpgadesign.cn)上有免费的视频教程可以帮助大家快速的熟悉DDR3/DDR2 IP核的使用.今天我来分享下在使用DDR3/DDR2的IP时常有新手遇到的两个错误的解决办法. 1.Error (165050): The assigned location PIN B13 for D…

转自:http://www.360doc.com/content/14/0116/16/15528092_345730642.shtml 以及参考网络. 首先,我们先了解一下内存的大体结构工作流程,这样会比较容量理解这些参数在其中所起到的作用. 这部分的讲述运用DDR3的简化时序图.DDR3的内部是一个存储阵列,将数据“填”进去,你可以它想象成一张表格. 和表格的检索原理一样,先指定一个行(Row),再指定一个列(Column),我们就可以准确地找到所需要的单元格, 这就是内存芯片寻址的基本原理…

前面已经详细介绍了从PL端如何用AXI总线去控制DDR的读写,并且从AXI_BRESP的返回值来看,我们也是成功写入了的.但是没有通过别的方式来验证写入的数据的话,总是感觉差了点什么. 今天试了一把从PS端直接读取DDR里面的数据,刚好跟PL端写入的一样,这下可以放心的认为我们写入成功了. 还是跟前面说的一样,在SDK里面使用hello world的模版就可以了. 准备工作:(这部分参考了[ZYNQ-7000开发之六]使用PS控制DDR3的读写) 1.DDR3的地址 在mem_demo_bsp-…

JEDEC成立于1958年,作为电子产业协会联盟(EIA)的一部分,为新兴的半导体产业制定标准.主要功能包括术语定义,产品特征描述,测试方法,固态存储器,DRAM,闪存卡及射频识别标签等的确定与标准化. 在DDR2时代,JEDEC规定的DDR2的最高运行频率是800MHz,但不少的模组厂商推出了DDR2-1200以及DDR2-1333的内存.在这种情况下,DDR3内存的竞争力就不高了,因为在频率得到提升的同时,DDR3内存的延时单位也增多了. 内存的延时一般就是我们所说的时序,如DDR2-800…

DDR3中的状态机Diagram,详见相册. ACT:Activate,表示输出行地址,和是否自动precharge控制位. PRE:Precharge,在读写后,可以根据A10来判断是否自己进行precharge. PREA:Precharge all,一般在初始化阶段,来进行all bank的precharge. MRS:Mode Register Set,控制寄存器的设置,DDR3中共有四个,MR0,MR1,MR2,MR3. REF:Refresh,64ms内必须对所有的row进行自刷新.…

看了一段时间的DDR手册,感觉大体有一点了解了,想要实际上板调试,然而实验室可用的开发板不多,拿了一块zynq板看了看,DDR确实有,但是已经集成了控制器,而且控制器还放到了PS端,PL只能通过AXI接口访问.     无奈另外两块开发板也这样,索性就用AXI去控制吧,正好还能再复习一遍AXI. 先简单介绍一下zynq,其全称是ZedBoard Zynq Evaluation and Development Kit  , FPGA芯片型号为xc7z020clg484-1. 片内包含一个丰富特性的…

这两天正在学习FPGA如何控制DDR3的读写,找到一篇个人感觉比较有意义的文章,可以对DDR的内部结构有一个初步的了解.原文出处:http://blog.chinaunix.net/uid-28458801-id-3459509.html,感谢大神的付出. 首先,我们先了解一下内存的大体结构工作流程,这样会比较容量理解这些参数在其中所起到的作用.这部分的讲述运用DDR3的简化时序图. DDR3的 内部是一个存储阵列,将数据“填”进去,你可以它想象成一张表格.和表格的检索原理一样,先指定一个行(R…

转载来自:http://blog.csdn.net/shanghaiqianlun/article/details/6976804 作者:shanghaiqianlun的专栏 1．结构框图: 2．管脚功能描述 管脚符号 类型 描述 A0-A9,A10/AP,A11,A12/BC#,A13 Input 地址输入.为ACTIVATE命令提供行地址,和为READ/WRITE命令的列地址和自动预充电位(A10),以便从某个bank的内存阵列里选出一个位置.A10在PRECHARGE命令期间被采样,以确定…

FPGA DDR3调试 Spartan6 FPGA芯片中集成了MCB硬核,它可以支持到DDR3.在Xilinx的开发工具Xilinx ISE中提供了MIG IP核,设计者可以用它来直接生成 DDR3 控制器设计模块,并通过 MIG 的 GUI 图形界面完成相关配置. 首先,建立ISE工程,并添加MIG IP核, 接下来进行MIG IP核配置,这里列出主要的部分, 这里选择DDR的类型,并选择使用Spartan6的哪一个bank,一般选择左边的bank, 这里设置DDR3的时钟频率以及DDR3的设…

DDR3 初始化配置流程 系统上电之后,必须先完成DDR3 SDRAM 的初始化操作,系统才能访问DDR3 SDRAM.在进行初始化之前需要注意以下几点: 对DDR3 SDRAM 进行上电操作时,需要遵循JEDEC 标准.即先提供VDD,然 后提供VDDQ,最后提供VREF 和VTT.  该初始化过程需要在系统进入NORMAL 模式后进行. 在DDRC 32bit 模式下,假设存储空间由两片容量为1Gbit,数据总线位宽为16bit 的 DDR3 SDRAM 构成,DDRC 的初始化步骤如下:…

一. 软件平台与硬件平台 软件平台: 1.操作系统:Windows-8.1 2.开发套件:无 3.仿真工具:无 硬件平台: 1. FPGA型号:无 2. DDR3型号:无 二. 存储器的分类 存储器一般来说可以分为内部存储器(内存),外部存储器(外存),缓冲存储器(缓存)以及闪存这几个大类.内存也称为主存储器,位于系统主机板上,可以同CPU直接进行信息交换.其主要特点是:运行速度快,容量小.外存也称为辅助存储器,不能与CPU之间直接进行信息交换.其主要特点是:存取速度相对内存要慢得多,存储容量大…

转自:http://blog.csdn.net/myarrow/article/details/7847385 一.DDR3简介 DDR3(double-data-rate three synchronous dynamic random access memory)是应用在计算机及电子产品领域的一种高带宽并行数据总线.DDR3在DDR2的基础上继承发展而来,其数据传输速度为DDR2的两倍.同时,DDR3标准可以使单颗内存芯片的容量更为扩大,达到512Mb至8Gb,从而使采用DDR3芯片的内存条…

DDR3内存详解,存储器结构+时序+初始化过程 标签: DDR3存储器博客 2017-06-17 16:10 1943人阅读 评论(1) 收藏 举报  分类: 硬件开发基础(2)  转自:http://www.360doc.com/content/14/0116/16/15528092_345730642.shtml 首先,我们先了解一下内存的大体结构工作流程,这样会比较容量理解这些参数在其中所起到的作用.这部分的讲述运用DDR3的简化时序图. DDR3的内部是一个存储阵列,将数据“填”进去,你…

DDR3调试总结 本文为原创,转载请注明作者与出处 http://blog.csdn.net/hanfei_1/article/details/70546010 以前同是DDR3的无知少年,由于项目需求.工作需要,有幸深入研究DDR3,中间也确实历经各种盲目阶段,查询资料.建立工程.调试错误等等,如今对此不敢说是精通,也只能说是基本入门,写此文章的目的也无非是想让那些和当初的我一样的初学者少走些弯路而已,也只当是抛砖引玉,也希望大神们能多多指教!提前谢过了,下面也为了不让大家看的那么无聊,也会适…

背景:从ISE14.7迁移到vivado2016.2. xilinx的软件改的真是不一般的大.两个软件操作差距真是让人想骂人.由于项目需要,准备调试DDR3.对于新手来说,例化一个DDR3 ip.如果有个例程,可以参考.那就非常好了.xilinx贴心的给我们准备了这个例程.那如何去运行这个例程,给我们作为参考用呢.本文档就简单介绍一下具体方法.本方法纯属个人方法.如有问题,自行解决!!! 开始正题: 第一步,在你自己的project下例化一个DDR3的ip.例化完成之后,如下图: 第二步,右击这…

随着AMD AM2平台CPU的上市,目前两大处理器巨头均提供了对DDR2内存的支持.不过,DDR2远不是内存技术发展的终点,CPU和内存厂商已经在着手进行DDR3内存的相应准备.DDR2内存的好日子还没过上几天,它的下一代产品DDR3又成为了人们关注的对象.     DDR3内存已经面世   在本届Computex 2006台北展会上,威刚科技向人们展示了新一代的DDR3内存.威刚此次展示的vitesta DDR3无缓冲DIMM内存包括DDR3-1066和DDR3-1333两种规格,单条容量均为…

基于7系列.virtex6等xilinx器件的MIG ip核设计DDR3/4读写控制器,以及基于arria 10器件的DDR4读写控制:DDR3/4的设计,设计的关键点是提高DDR3/4的访问效率,目前设计的性能可以达到DDR3/4理论带宽的80%左右:另一个设计关键点是可移植性高,以及用户接口简单,目前设计的控制器用户接口是4通道读写,类似于4对独立的FIFO访问,简单易用: 控制器框架图如下: control模块实现框图: 用户接口: 如有DDR3/4相关方面的技术合作和交流,可联系我. 联…

最近学习了DDR3控制器的使用,也用着DDR完成了一些简单工作,想着以后一段可能只用封装过后的IP核,可能会忘记DDR3控制器的一些内容,想着把这个DDR控制器的编写过程记录下来,便于我自己以后查看吧,哈哈哈,闲话少说开始工作.这个DDR3控制器分两节内容吧,第一节就是MIGIP核的简单介绍和生成这个IP核再介绍一下自己封装这个IP的整体架构,第二节就来介绍一下各个模块的内容. 1.1 MIG IP 核介绍 1) MIG IP核架构 通过查阅ug586_7Series_MIS,我们可以看到MIG…

上一讲我们完成了读的控制,但是并不知道是否设计成功,必须读写结合才行.DDR3 的 app 端的命令总线是读写复用的,因此可能会存在读写冲突的时刻,为了解决此问题,必须进行分时读写,也就是我们说的仲裁,具体是完成读还是写,交由仲裁模块来决定. 一.仲裁模块分析 在我们实现了 DDR3 控制器 IP 核的读.写之后会发现读和写是共用一组命令线的,因此读.写需要分时的使用 IP 核中的命令总线,具体的解决方法如图: 如上图所示,我们可以对分时的将 wr_ctrl 和 rd_ctrl 模块的 app_…

1.背景与介绍 1)在导师安排的新的任务中,用到了一块2G大小的DDR3(MT41K128M16JT-107).本打算像之前用SDRAM一样自己写初始化,读写模块,但是师兄跟我说可以用Xilinx自带的MCB来进行控制,会方便很多,于是自己在网上找了一些资料,摸索了一番,然后在实际运用后,写下了这篇随笔. 2)我们先看MCB内部结构图,重点关注两个部分User Logic 与PHY. PHY是外部IO接口,也就是和DDR3直接连接的接口: User Logic 对应的部分则是需要我用户编写的部分…

前言 当需要大容量数据存储及处理的时候,FPGA内部自带的存储资源是远远不够的,所以问题来了,怎么使用外带的DDR3? 首要问题在于DDR3是什么?有没有协议?当然只是需要用Xilinx MIG IP去配置使用的话,DDR3内部信号变化关系不需要太明了,当然明了会更佳,有时间可以看看底层内部架构,只是使用MIG IP去配置DDR3的话不需要像写一个DDR3控制器那么明白. 所需要预先储备的知识: (1)阅读JEDEC  DDR3 SDRAM STANDARD (标准协议)(有空的童鞋可以阅读):…